FPGA 的设计难点在于以下几个方面：
一是产品定义上，必须平衡市场上各个需求，难度在于如何平衡可编程功能和固化功能。在 FPGA 中嵌入固 化单元，往往比使用 LUT、寄存器等万能资源来说，拥有更低的功耗和面积。例如，固化了 AD/DA 和 ARM 核的 RFSoC FPGA，就比使用分立的“ARM+AD/DA+FPGA”的方案，面积要减少 50%、功耗降低 30%-40%、成本降低 40%-60%。尽管如此，要嵌入哪些固化单元需要设计者权衡，因为 FPGA 的开发者购买的是整个 芯片，他们仍有可能为自己不需要或者不使用的功能付费；另一方面，如果 FPGA 的固化功能太少，其在市 场上的竞争力就大为降低，因为客户不得不使用太多的宝贵的可编程逻辑资源，去实现本来应该固化的功能， 功耗和时延均大幅增加。这都需要 FPGA 公司有非常好的客户的沟通。 Altera 历史上在 Excalibur 的失败，说明了产品定义和需求匹配的重要性。在 FPGA 上嵌入处理器 硬核，早在 2000 年就有过尝试。
在 0.18/0.15μm 节点中，Altera 为了和赛灵思在性能上竞争，将 ARM9 嵌入到了其最新的 SOPC FPGA Excalibur 中，成为业内首个将处理器嵌入到 FPGA 的厂商。 然而，刚刚经历科网泡沫的客户将功耗提升到了和性能同等重要的位置，不愿意为过高性能的 FPGA 付费，对 FPGA 需求仍然在灵活性上，使得 Altera 在 0.18/0.15μm 的 FPGA 市场份额陡降至 20%， 而此前赛灵思和 Altera 一直都维持在 6-4 分成的局面。Altera 之后吸取了教训，在嵌入固化单元时进 行了非常小心的考虑，不再一味强调产品的性能，而是强调了解客户需求，并在随后的 0.13μm/90nm 节点推出了针对高端市场的 Stratix 和中低容量的 Cyclone，在 90nm 市占率反超赛灵思。
二是从技术上，体现在必须跟上最新的制程，制程领先是 FPGA 市场份额最直接的决定因素。FPGA 的通用 性使其走线和面积比起 ASIC 来说不是最优。因此，FPGA 必须在制程上做到领先 ASIC 或者 ASSP 数代， 以带来更有竞争力的性能表现，这使得 FPGA 对制程的追逐是必然的选择。此外，FPGA 从新品发布到量产 阶段中间存在客户导入环节，在这期间客户评估不同厂商新推出的 FPGA，最后确定一家在后续量产的产品 中使用，并在上面完成自己的电路设计，即一个 Design-win，这一过程通常需要 9-12 个月。由于开发环境、 产品架构等各不相同，一旦确定了之后，用户转移到另一家 FPGA 是非常困难和费时的。这种高绑定的特点， 造就了 FPGA 非常强的壁垒，使得最先推出的玩家往往能赢得大部分市场份额。
一般来说，在最新制程的 design-wins 能预测 2-3 年后在 FPGA 市场的份额。FPGA 龙头赛灵思历史上是制程领导者，市场份额从 2000 年后便维持在 50%的水平，除了 Altera 能跟上赛灵思的节奏，行业其他玩家均落后龙头 2-3 个代际。 从 Altera 在 40nm 的赶超可以看出制程领先对 FPGA 的重要性。2008 年，由于联电在 40nm 节点 出现交付问题，使得长期和联电合作的赛灵思 40nm 新品推出受阻，而长期与台积电合作的 Altera 则首先推出 40nm，并在历史上首次成为制程领导者。在 2 年后的 2010 年，Altera 凭借在 40nm 的 优势，市场份额从 36%跃升至 40%，而赛灵思的市场份额则多年来首次下降到 50%以下。此前的格局是赛灵思大概 50%的份额，Altera 在 30%的份额，此次领先使得 Altera 从 08 年的 36%逐年跃升 至 11 年的 42%，整体市场份额提升大概 6 个点。赛灵思随后将主晶圆厂切换至台积电，并首先推出 28nm 产品，在 12 年夺回了被 Altera 吃掉的份额。
FPGA 技术上的第二个难点在于架构创新。FPGA 设计不是简单地堆叠逻辑单元，制程对性能的帮助亦是有 限的，如何排布逻辑单元和各固化单元，来平衡性能提升和面积、时延、功耗之间的矛盾，是非常重要的问 题，而架构是 FPGA 厂商对这个问题给出的答案。FPGA 厂商必须不断推出新架构实现的技术，并以专利的 形式固定下来，以适应下游不断增长的性能、功耗和成本的需求。FPGA 的架构设计需要考虑 LUT 的大小、 BLE 的大小、逻辑块大小、互联结构等许多因素。好的架构，更容易充分地利用逻辑资源，功耗和时延通常 也更低。FPGA 巨头赛灵思和 Altera 通常与学界紧密合作，诸如多伦多大学等科研院所为 FPGA 的架构演进 和算法迭代做了非常重要的贡献。 三是 FPGA 硬件和设计工具绑定的特点，使得 EDA 和硬件必须做到并重开发。FPGA 的 EDA 有两个方面的竞争因素考量：1）软件的易用性；2）核心的“映射-包装-布局布线”算法。前者可以稍落后于硬件，而 后者是和硬件的架构高度绑定的，必须与硬件同时发展。我们在前文提过，虽然仿真等工作可以由第三方 EDA 完成，但由于架构不公开，并不存在通用的 FPGA 布局布线工具，布局布线只能由 FPGA 厂商自己的 EDA 软件完成。因此，FPGA 的容量每上一个台阶，就必须更新配套的“映射-包装-布局布线”三大算法。
有过通用的 FPGA 全流程 EDA 开发尝试，但都无一例外失败了。对于客户来说，切换 FPGA 厂商不仅仅是 适应新的开发环境所花费的时间和经历，其设计在 FPGA 上实现的效率亦各不相同。而且开发软件是以免费 或者非常低的价格提供给购买了 FPGA 的用户的，软件本身不产生收入。这种硬件和软件高绑定的特点，使 得 FPGA 新进厂商在攻克了硬件的诸多技术难点外，还要完成配套软件的开发，这是 FPGA 的设计难于其它 类型芯片的原因，亦是 FPGA的进入壁垒如此之高的原因之一。历史上赛灵思和 Altera 都曾与第三方的 EDA， 比如 Synopsys、Mentor 合作优化仿真以及综合的流程，但布局布线从来只在自己的 EDA 上进行。 软硬件并重的特点，使得 FPGA 呈现“重”研发的特点。FPGA 软硬件绑定的特点，使得 FPGA 厂商除了 芯片设计外，还需要额外投入软件研发的费用。例如，1992 年，处于迅速发展时期的赛灵思，每年的研发大 约有 50%投入到硬件，50%投入到 EDA 中；即使在市场地位后稳固的 2001 年，每年也有 40%的研发投入 在软件。在 2000 年后，随着 FPGA 的容量和复杂度大幅增加，FPGA 厂商的研发费率均大幅提升，全球 FPGA 前三赛灵思、Altera 和 Lattice 的研发费率均常年保持在 20%的水平，远高于芯片设计公司的平均 10%水平。
此外，如今 FPGA 厂商不止提供传统的 FPGA 芯片，还提供许多板级的方案，以减少使用者的开发难度， 培养用户黏性。传统的 FPGA 销售方式是“FPGA 芯片+赠送免费的 EDA 工具”。现在，FPGA 厂商更多地 销售相应的板级应用方案，目的是为了减少使用者的开发难度，培养用户黏性。
