晶圆代工模式创立者，聚焦头部客户巩固领先地位。
Fabless+Foundry 模式逐步取代传统 IDM 模式 在公司开创晶圆代工模式之前，半导体行业中的主要玩家都是采取包揽芯片设计、 制造、封装一条龙的 IDM（Integrated Device Manufacture）模式。然而 IDM 模式 对企业的资本开支需求极高，建立晶圆厂的开支随着制程技术的迭代平均呈现 20%- 30%的投入提升，致企业不得不牺牲大部分利润投入下一代制程的开发，因此只有 行业盈利最强的企业能支持不断的技术投入，大部分企业因无法跟进技术进步节奏 而退出行业。IDM 和 Fabless 往往是竞争对手，二者的合作必然不断有冲突，而 Fabless 和 Foundry 利益高度一致，深度合作没有顾虑。
Foundry 模式的创立者+受益者： 20 世纪 80 年代末期，半导体制造从日本向中国台湾和韩国迁移，创始人张忠谋敏 锐意识到由于芯片产业正在从一体化 IDM 制造向设计和制造分工转变而将在未来产 生的巨大需求，辞任德州仪器后张忠谋回到台湾创立台积电。台积电的商业模式为 晶圆代工，通过聚合代工领域的资本开支和技术研发大幅降低半导体产业的进入门 槛和生产成本。公司成立后张忠谋提出“群山计划”，针对五家采用先进工艺的 IDM 大厂，为其量身订做解决方案。为了节约成本，IDM 大厂开始尝试放弃自建晶圆 厂，将制造转交给台积电，通过从传统的 IDM 模式中剔除非常复杂、成本高昂的晶 圆制造，让无晶圆企业能够专注产品开发和创新。与代工厂的合作，共同极大的加 速了行业的创新。后续随着晶圆代工行业逐步走向成熟，英伟达、AMD 等上游 Fabless 厂商以及苹果、高通等下游应用厂商都受益于中游的晶圆代工模式。
专注代工业务，深度绑定客户： 当前全球主要采用 Fabless 模式的半导体厂商包括苹果、英伟达、AMD、高通、联发 科等企业都是台积电的主要客户。台积电自创立以来一直重视客户需求，重视芯片 质量及后续产品问题的解决方案，致力于为客户提供更好的服务。 创 始 人 张 忠 谋 自 公 司 成 立 以 来 即 秉 持 ICIC 四 个 核 心 价 值 ， 分 别 为 诚 信 （ integrity ） ， 承 诺 （ commitment ） ， 创 新 （ innovation ） 以 及 客 户 信 任 （customer trust）。公司创立初期代工模式并未得到业界的认可，早期为了拿下 Intel 订单，张忠谋把英特尔高层和技术团队请到中国台湾并逐个整改 Intel 提出 的供记 200 个问题，最终通过认证打响行业知名度。台积电刚开始的客户仅有几十 个，大客户只有几个，现在也仅有几百个客户，但其中 30 个客户占营收比重超过 80%，截止 2023 年底，英伟达和苹果两大客户贡献公司将近一半的营收。 作为台积电的大客户之一，成为苹果的唯一供货商使得公司最终战胜行业巨头三 星，确立全球第一的代工厂的地位。双方的合作要从 2010 年说起，当时台积电为拿 下苹果 A8 芯片的订单曾组建 100 人规模的团队奔赴苹果总部为其解决 IP 争端，降 低苹果与三星打官司的风险，并为苹果开辟专属的 20nm A8 产线解决产能不足问 题，最终在 11 个月实现向苹果出货超 5 亿片产品。
2011 年，苹果和三星深陷抄袭官司，为保障产品隐私，苹果开始逐步“去三星 化”。2015 年苹果发布 A9 芯片，采用台积电和三星联合代工，然而实测中台积电 的 16nm 制程工艺更受市场认可，因此 A9 芯片后，保密性和产品更优的台积电终于 击败三星成为苹果的独家供应商。同样是代工 Arm 架构芯片，同样是苹果自研芯 片，不同的是台积电专心芯片代工，而三星除代工厂外还有作为苹果竞争对手的手 机制造厂的身份，中立代工厂是台积电除了独家研发班底以外赢得大客户信任的另 一个核心竞争力。当前台积电主要代工苹果 iPhone 手机 A 系列芯片、电脑芯片 M 系 列、基带芯片、Apple Watch 的 W 系列芯片、AirPods 的 H 系列芯片等。 除苹果外，英伟达、AMD 等上游芯片设计企业也是台积电的忠实客户，英伟达创始 人黄仁勋更是表示台积电代工是英伟达发展到现在的规模中不可或缺的合作伙伴。 双方合作始于 1997 年英伟达的 Riva 128 芯片，至今台积电仍是英伟达首选代工厂 商。过去英伟达的主要产品为游戏显卡 GPU，2023 年随着大模型对于 AI 芯片的需求 暴涨，英伟达有望在 24 年成为台积电除苹果外第二大客户。除了台积电先进制程技 术以外，当前英伟达的数据中心 GPU 也离不开台积电的 CoWoS 先进封装技术。 由此可见，芯片代工业务的稳定性很高，即使内存和处理器等单一产品的市场周期 性很强，但是当它们汇集到代工行业整体周期的稳定性就得到大幅的提升。即使在 2023 年消费电子市场需求疲软的周期中，台积电仍然依靠代工英伟达的芯片成功实 现 7nm 以下先进制程晶圆收入同比增加 4.9%。
高额研发投入+资本开支持续助力公司盈利增长： 公司自成立以来一直保持每年高强度的研发投入，2023 年研发费用为 1824 亿新台 币，远高于其他晶圆代工企业，高额的研发投入有望进一步扩大公司技术优势。自 2018 年罗方德与联华电子已宣布放弃 7nm 制程的研发投资，目前全球先进制程制造 商基本仅剩台积电、Intel 和三星三家。然而，5nm 以下的芯片投产需要的 EUV 光 刻机等关键设备及材料带来的高昂的研发成本进一步阻碍其他代工企业对于先进制 程技术的探索。
资本开支方面，公司投入规模显著高于其竞争厂商，2023 年台积电全年资本开支 305 亿美元，营收占比 44%，可以看出台积电扩产意愿仍较强，当前积累的产能有 望在半导体恢复上行周期持续释放。展望 2024 年，台积电上调全年资本开支至 320 亿美元，其中先进制程占比 70%-80%，特色工艺占比 10%-20%，其余 10%用于先进 封装、测试及其他。 整体来看，公司与其大客户共同的研发+高额资本开支带来的技术优势和规模效应 使得台积电走向了高投入-高价-高利润的正向营收循环。
芯片“制程”指的是晶体管中栅极的尺寸，制程的进步使得集成电路上的单个晶体 管体积更下，能耗更低。虽然在 FinFET 结构开始被使用后，实际栅极尺寸已经和命 名关系不大（10nm 制程的栅级宽度大致在 66 至 68 纳米；3nm 制程的栅极宽度大致 在 40 至 45 纳米），但这个命名体系依然被延续。 早期台积电以台湾工研院作为研发中心，引进美国无线电公司 CMOS 技术，先由良率 可控的成熟制程产品来打开市场。在随后到来的 PC 时代，公司率先量产 0.18 微米 铜制程工艺，后续技术迭代稳步推进，不断缩小与当时行业巨头 Intel 在技术上的 差异。 进入智能手机时代，公司在 2010 年前后连续迭代推出 28、16、10nm 工艺。2011 年，公司推出采用 Gate-Last 结构的 28nm 制程工艺，凭借优异的产品性能，驱动公 司业绩开启高速增长时期。然而，随着芯片尺寸的不断缩小，栅极对沟道的控制能 力减弱，漏电问题频发。2013 年，公司引入 FinFET 工艺逐步解决漏电问题，并在 2014 年推出基于 FinFET 工艺的 20nm 制程，从此芯片开始更多地从平面结构模式， 转向 3D、立体的设计思路，下一代制程的开发速度大幅提升。然而 14nm 制成却因 关键人物梁孟松赴任三星后短暂遭遇危机，当三星突破 14nm 后台积电的 16nm 在晶 粒尺寸和制程上显得稍逊一筹。
2015 年之前公司制程技术一直落后于三星和 Intel，台积电 2015 年末才实现 16nm 量产，而 Intel 在此之前就成功量产了 14nm 芯片。但是很快台积电就在代工苹果 A9 芯片中成功研发 14nm 制程，但此时三星仍靠着终端需求优势，抢下台积电大客 户之一的高通，而通过三星制程授权实现 14nm 量产能力的格芯（Global Foundry） 也成功拿下 AMD 订单。当时在 16/14nm 制成竞争中，三星仍然拿下市场更高的代工 份额。 但台积电凭借着专注于晶圆代工领域和大量研发投入，在 2016 年以后迅速实现技 术赶超，台积电在 2017 年实现 10nm 量产，领先 Intel 打平三星。之后全球半导 体进入先进制程阶段，台积电分别在 2018、2020 和 2022 量产了 7nm、5nm、3nm 芯片，制程技术领先于 Intel、三星和中芯国际等代工厂。
在制程节点总体领先的同时台积电在每个制程节点上也往往能做到极致，台积电在 同等制程芯片上的晶体管数量往往更高，例如，2022 年台积电虽 3nm 量产时间晚 于三星，但其 3nm 芯片不论是良品率还是单位晶体管密度均优三星，陆续斩获苹果 等订单，巩固了在全球芯片制程技术的领先地位。当前随着摩尔定律的放缓，市场 开始担心台积电的领先地位，但随着 7nm、5nm、3nm 等技术的率先量产，以及公司 在 2nm 和 A16 的超前布局，台积电逐步开始引领全球先进制成的发展，不断拓宽摩 尔定律的极限。
当前市场竞争保持领先：2023 年底 Intel 制定了 4 年 5 个节点制程计划后，当下市场 较担心 Intel 的制程节点规划会否冲击台积电在先进工艺制造的龙头地位，但我们认为 目前 Intel 尚不足以和台积电竞争，主要是以下几个原因： 商业模式方面，Intel 的 IDM 代工模式涉及和客户竞争的潜在问题；Intel 目前新制程 制造能力存疑，是否能够真正在有竞争力的价格上实现新节点的大规模量产仍然有待观 察；目前推进新制程所需的资本开支高昂，英特尔是没有足够的外部订单协助其一同推 进制程研发及摊薄制造成本。
公司自创立以来在不同阶段及不同制程节点上均有产能储备，从 1977 年在台湾创立 第一座晶圆厂后，截止 2023 财年，公司在全球投产+在建共有 17 座晶圆厂，包括 6 寸晶圆厂一座，8 寸晶圆厂 7 座，9 座 12 寸晶圆厂，累积等效 8 寸晶圆产能为 3126kwpm。目前公司产能主要集中在中国台湾，未来拓产计划主要是在本土逐步增 加 7nm 以下先进制程产能，在美国、日本、德国与当地政府合作按需提升 3nm-28nm 制程的产能，三国政府均有不同程度的补贴，预计最早将在 2026 年开始对公司总产 能实现提升。 众所周知，晶圆代工这项工作是极其繁琐枯燥的，对于晶圆厂的工艺及设备工程师 来说，长时间的会议和更长时间的工作都是常态。创立于中国台湾的台积电，受益 于本土人才皆为深受儒家思想的奋斗青年，公司的成功离不开愿意高强度加班的优 秀人才。而随着台积电的全球拓产，优秀的人才短缺成为迫在眉睫的问题。据《金 融时报》报道，台积电亚利桑那公司的员工一半来自中国台湾地区。截止 2023 财 年，公司员工数量同比增长 4.6%达 76,478 人。
凭借多年的研发积累，台积电不仅在逻辑芯片上不断突破先进制程，同时在成熟工 艺上也不断拓宽技术的深度。公司积极研发射频、模拟、图像传感器、MEMS 等丰富 的特殊制程工艺，持续丰富下游客户的广度，当前特殊工艺产品在智能手机、汽车 等领域的需求快速增长。 回顾 2023 财年，全球成熟制程的晶圆代工价格一直在下滑，主要是终端需求的低迷 影响代工厂产能的释放及行业库存调整带来的代工厂产能利用率下滑。部分代工厂 商为提升产能利用率报价降幅在 5-10%。2024 年第一季度，成熟制程晶圆代工降价 抢单仍然激烈，大部分厂商的毛利率下滑至 20%以下。 台积电作为制程领先的代工巨头，深知降低成本将带来议价权的优势，因此采用较 同行更为积极的设备折旧策略，折旧年限为 5 年，短于一个制程的生命周期，当折 旧完成以后，产品的成本就会大幅下滑，此时台积电就可以通过降价拿下更多客户 订单，而仍在折旧期的竞争对手就会面临利润空间的挤压。以 28nm 为例，台积电于2011 年实现量产，2016 年折旧计提完成，28nm 在 2017 年降价 15%，对中芯国际、 联华电子等厂商盈利能力造成较大压力，截至 2023 财年，28nm 以上的成熟制程仍 贡献公司 10%的收入。
为持续推进系统级别的摩尔定律，能够缩小尺寸，提高性能及可靠性，降低成本的 先进封装工艺在芯片制造中的重要性日渐提升。在 2.5D 和 3D 先进封装方面，台积 电已有超过 10 年的布局。目前公司将先进封装相关技术整合为 3D Fabric 平台，前 端技术包含 3D 的整合芯片系统（SoIC），后端组装测试技术包含 2D、2.5D 的 InFO 及 CoWoS 封装技术。
作为先进封装技术组合的一部分，台积电 SoIC 是业内第一个高密度 3D chiplet 堆 叠技术。SoIC 可提供更高的封装密度，更小的键合间隔，还可以与 InFO 及 CoWoS 共 用实现多个小芯片集成。
2012 年，台积电与赛灵思（Xilinx）一起推出了当时最大的 FPGA，它由四个相同的 28nm FPGA 芯片并排封装在硅中介层上，公司还开发了硅通孔（TSV）及再分布层 （RDL）技术将这些构件相互连接并将这种集成电路封装方案命名为 CoWoS，目前这 种基于 EDA 支持的封装技术已成为高性能和高功率设计的实际行业标准。 根据中介层（interposer）的不同，CoWoS 有三种类型。最早期的 CoWoS-S 使用硅 作为中介层，从 2011 年的第一代到 2023 年的第五代技术，公司将插层尺寸扩大达 3 倍，可在单个插层上集成３个或更多逻辑芯片组和 8 个 HBM；后期的 CoWoS-R 是以 重新布线层（RDL）作为中介层；CoWoS-L 使用先芯片和 RDL 作为中介层。 目前 CoWoS 先进封装技术主要用于数据中心 AI 加速芯片中，上有客户包括英伟达的 H 系列及 B 系列芯片，AMD 的 MI300 系列芯片．对未来的 AI 芯片生产来说，目前的 主要限制因素并非先进制程工艺而是 CoWoS 封装产能。截至 2023 财年，台积电先进 封装产能贡献收入约为 30%，月产能约为 1.5 万片。
除了本身芯片规模通过先进封装技术进行 Scale-up，数据中心的互联技术也可通过 先进封装技术进行效率提升。以 50T 带宽交换机举例，如果采用铜线材质的系统， 会产生超过 2400W 功耗。目前解决方案是采用插拔式模组（Pluggable），可省下 40% 功耗（> 1500W），但随着未来需要更高速信号、更大频宽，这远远不够，因此 需要把硅光子技术把光子能力带进来，使用共封装光学的先进封装技术，把光子芯 片和电子芯片堆叠，可使功耗可再降低 50%，约5 皮焦耳（picojoules per bit）， 使其功耗约在 850W。
