先进制程即将进入 2nm 时代，行业竞争再次加剧。
距离行业 2nm 制程量产已不足一年，台积电、三星、 英特尔均已进入试产准备期，台积电 2nm 制程预计 2025 年下半年量产，整体策略稳健，英特尔作为追赶者， 在资本开支、争夺 EUV 光刻设备等方面更为激进。虽然台积电占据优势地位的局面依然可以预见，三星和英特 尔采用不同技术路线，面临良率和客户认可度挑战，但经过多年的技术积累、发展和追赶，在工艺成熟度和良 率方面，三星、英特尔与台积电的差距越来越小，与 5nm 和 3nm时代相比，2nm 时代的竞争将更加激烈。 台积电为 2nm 制程节点做了充足准备。台积电 2nm 制程暂时将包括 N2、N2P 和 N2X 三个版本，2025 年 下半年开始量产第一代 N2 节点芯片，性能增强型 N2P 以及电压增强型 N2X 将在 2026 年量产。与 N3E 节点对 比，N2 工艺在相同功耗下的性能提升了 10%到 15%，在相同性能下功耗降低了 25%到 30%。在晶体管架构上， 台积电在 2nm 工艺节点将采用全新的 GAA（Gate-All-Around）晶体管架构，以取代 FinFET，台积电称之为 “Nanosheet”，这种技术相比传统的 FinFET 架构能够在性能和功耗上实现显著提升。在电源管理上，尽管台 积电曾表示 N2P 将增加背面供电网络（BSPDN），但目前看台积电的 N2 和 N2P 仍将使用常规供电电路，预计 在 2026 年量产的 A16（1.6nm）节点台积电将引入背面供电技术。在先进封装技术上，台积电 2nm将率先导入 下一代 3D 先进封装工艺 SoIC。作为台积电最大客户，苹果已经规划在明年的 M5 芯片上首发采用台积电 2nm 工艺。
台积电在 2nm 面临的主要挑战是成本过高。根据 IBS 估计，一个产能约为每月 50000 片晶圆（WSPM）的 2nm产线成本约为 280 亿美元，而具有类似产能的 3nm 产线成本约为 200 亿美元。增加的成本，很大一部分来 自于 EUV 光刻设备数量的增加，这将大大增加每片晶圆和每个芯片的生产成本，而能够接受如此高成本芯片的 厂商只有苹果、AMD、英伟达和高通等少数 Fabless。虽然在 2nm 制程成本方面，其他几家厂商也面临成本问 题，但为了追赶台积电，三星和英特尔似乎在成本方面没有台积电那么敏感。
英特尔四年五个制程节点进展顺利，在 2nm 节点或仍将与台积电进度拉齐。英特尔曾任 CTO Pat Gelsinger 2021 年重返英特尔并担任 CEO 后，提出四年五个制程节点计划（5N4Y），其中前三个节点 Intel 7（对标台积 电 N10）、Intel 4（对标台积电 N7-N5）和 Intel 3（对标台积电 N5-N3）进展顺利，Intel 20A（对标台积电 N3-N2） 原计划 2024 年上半年完成，现计划 2025 年初量产，Intel 18A（对标台积电 N2-A16）原计划 2024 年下半年完 成，现计划 2025 年量产，如若 20A（过渡节点）和 18A 均进展顺利，英特尔将在 2nm 节点再次拉齐甚至阶段 性反超台积电进度。英特尔 20A 将引入 RibbonFET GAA 晶体管技术和 PowerVia 背面供电技术，在使用 GAA 晶体管和背面供电技术上，英特尔比台积电早一年以上。
在先进封装技术上，英特尔将继续通过 Foveros 和 EMIB 等先进封装技术，来提升芯片的集成度和性能。与台积电 CoWoS 2.5D 封装采用的硅中介层结构不同，英特尔 EMIB 直接将小型硅桥嵌入基板中实现芯片之间的互联，在互联效率相似的基础上不需要花较高成本来制造足 够大的硅中介层。Foveros 3D 封装是英特尔在 2019 年推出的芯片到芯片（die-to-die）堆叠技术，通过硅通孔（TSV） 技术和微凸块实现逻辑芯片间直接互联。此外，从 20A、18A 开始，英特尔还将采用价格昂贵的新型 High NA EUV 光刻机，台积电使用与否尚未确定。 英特尔的 IDM模式仍面临多方面挑战。首先，英特尔的 IDM 模式导致其代工环节与英伟达、AMD 等 Fabless 客户存在潜在的利益冲突，同时，IDM 模式意味着英特尔制程迭代面临设计厂、制造厂和封测厂多方资本开支， 进而拖累其制程迭代速度。其次，即使未来英特尔能够在部分节点阶段性领先台积电，但真正的实力较量还需 要新节点大规模量产后结合芯片的性能、良率、成本等多方面因素考量。第三，英特尔产品主要面向 PC 及数 据中心领域，较少涉及手机、汽车、IoT 等领域，例如英特尔子公司 Mobileye 过往智驾 SoC 芯片大都由台积电 代工而不是英特尔，而台积电在 HPC、消费电子、汽车电子、IoT 等更广泛的下游领域均有布局。
三星的最大问题依然是良率。自从进入 5nm时代以来，良率一直是三星晶圆代工业务面对的最大问题，特 别是在 3nm 制程节点上，三星率先引入了全新的 GAA 晶体管架构，与以往使用的 FinFET 晶体管有较大区别， 也使良率问题进一步放大，许多客户转向竞争对手，进而导致三星第一代 3nm 技术 SF3E 只能应用于加密货币 矿机芯片等非主流领域，较难切入 HPC、手机等领域。三星第二代 3nm 工艺 SF3 改名为 2nm 工艺，但三星真 正的 2nm 工艺 SF2 预计于 2025 年正式量产，与 3nm 工艺 SF3 相比，三星的 2nm 工艺 SF2 性能提升 12%，功 率效率提升 25%，面积减少 5%。在 2nm 节点，三星也将引入背面供电技术，预计将于 2026 年 SF2P 推出。目 前，台积电原本客户日本人工智能公司 Preferred Networks（PFN）已提前预订三星 2nm 产能，用来生产旗下第 二代 AI 芯片，同时，今年 2 月高通同时向三星和台积电委托了 2nm 芯片的开发和试产。
