先进封装是“超越摩尔定律”的重要途径。
集成电路沿着两条技术路线发展， 一方面是“摩尔定律”：每隔 18-24 个月，随晶体管尺寸微缩，集成电路容纳的元 器件数量约增加一倍；而另一方面则是“超越摩尔定律”：以多样化的封装方式提 升系统性能。2015 年以后，集成电路制程发展进入瓶颈，芯片特征尺寸已接近物 理尺寸极限，晶圆代工成本和研发成本大幅增长，集成电路行业进入“后摩尔时 代”。通过先进封装技术提升芯片整体性能或成为集成电路行业技术发展趋势。
与传统封装相比，先进封装具有小型化、轻薄化、高密度、低功耗、功能集 成的优势。传统封装形态上主要是 2D 平面结构，芯片之间缺乏高速互联的硬件 支持；而先进封装能够支持多芯异构集成，具有 2.5D/3D 结构，且芯片之间能实 现高速互联。先进封装较传统封装，尺寸更加轻薄的同时，兼顾更高的性能，能实 现更高内存带宽，提升数据的传输效率。
先进封装在 AI、高性能计算、数据中心等新兴应用蓬勃发展，市场规模快速 提升。据 Yole 分析，先进封装技术在特定领域需求强劲，比如 FO（扇出型）封 装在手机、汽车、网络等领域会有巨大的增量空间；2.5D/3D 封装在 AI、HPC、 数据中心等领域也有巨大增量空间。根据 Frost & Sullivan 预测，2021-2025 年 中国先进封装市场规模复合增速达到 29.91%，预计 2025 年中国先进封装市场规 模为 1136.60 亿元。根据《2022 年中国集成电路封测行业发展白皮书》中的数据， 全球范围内，预计 2025 年晶圆级封装、倒装、3D 堆叠等先进封装市场规模累计 达到约 460 亿美元。
《基于 SiP 技术的微系统》提出先进封装的四个关键要素：Bump（凸块）、 RDL（重布线）、Wafer（晶圆）和 TSV（硅通孔）：Bump 联通芯片与外部的电 路，并能缓解应力；Wafer 充当集成电路的载体；RDL 联通 XY 平面的电路；TSV 则贯通 z 轴方向上的电路。前三种技术广泛运用于 2D/2.5D/3D 封装，TSV 则主 要运用于 2.5D/3D 封装。随着技术发展，凸块尺寸逐渐缩小，晶圆片则越来越大， RDL 和 TSV 向着尺寸更小，排布更密集发展。
倒装技术（FC）通过平面排列的 Bump 将芯片的有缘电路朝下键合到基板、 衬底或电路板上来实现电信号联通。与传统引线键合（WB）相同，倒装是一种实 现芯片与基板电气连接的互连技术，不过 WB 的芯片焊盘都在芯片四周，因此 I/O 密度受限于引线间距，而 FC 可以在芯片的整个面上排布 Bump 与基板互连，极 大提高 I/O 数，缩短互连路径，减薄封装厚度。性能提升方面，倒装的电阻和寄生 电容/电感更低，具有更好的频率特性和更低功耗，封装电性能极大提升；此外， Bump 可向基板导热，具有更低热阻和散热性能。
凸块（Bump）制造技术是倒装等工艺演化的基础工程，凸块可用来代替引线 直接联通芯片和基板的电信号。凸块制作的材质主要有金、铜、铜镍金、锡等， 应用场景各不相同。凸块间距尺寸（Bump Pitch）越小，意味着凸块密度越大， 封装集成度越高，相对工艺难度越大。AnandTech 披露数据显示，台积电凸块间 距已推进到 10μm 以下；根据未来半导体公众号，通富微电、华天科技等国内厂 商先进工艺向 40μm 推进。当凸块间距超过 20μm，内部互连技术采用基于热压 键合（TCB）的微凸块连接技术；而未来 HCB（混合铜对铜连接）则能实现更小 凸块间距（10μm 以下）和更高的凸块密度，并带动带宽和功耗双双提升。
RDL（Re-distributed layer，重布线层）通过在芯片表面沉积金属层和相应 的介电层，形成金属导线，可将 I/O 端口重新排布到更宽敞的区域。RDL 可形成 表面阵列布局，因此放置芯片的方式能紧凑且高效，并减少器件的整体占地面积， 极大提高封装效率。目前 RDL 已经是先进封装异质集成的基础，广泛应用于晶圆 级扇出封装、扇出基板上芯片、扇出层叠封装和 2.5D/3D 封装集成等。
头部厂商RDL技术的线宽和间距向1/1μm突破。RDL采用线宽和间距（L/S） 来度量，线宽和间距分别是指金属布线的宽度和它们之间的距离。根据未来半导 体和与非网，如今 4 层 RDL 已经成熟，良率达到 99%，约 85%封装需求可通过 4 层 RDL 满足，未来 RDL 有望从 4 层增加到 8 层以上。头部封装厂商的 RDL L/S 将从 2023/2024 年的 2/2μm 发展到 2025/2026 的 1/1μm，再跨入到 2027 年以后 的 0.5/0.5μm；国内企业长电科技、通富微电等已突破 5 层，L/S 达 2μm。
晶圆级封装（WLP）与传统封装流程不同，采用先封装测试，后切割的方式， 得到几乎裸片尺寸的封装面积。传统技术先在裸片切割，后进行封装，封装后至 少增加原芯片 20%的体积；而 WLP 封装则是先封装测试，后切割，封装完成后 近乎等同于裸晶的原尺寸，明显缩小封装面积。性能方面，WLP 具有较小的寄生 电阻、电容、电感，从而具有较佳的电性表现。从制造方面，WLP 为芯片制造、 封装、测试等流程实现晶圆级集成铺平道路，大大减少中间环节，使得一个器件 从硅片到客户交付的制造流程效率更高，周期更短。
以是否扩展封装面积以容纳更多 I/O 数，WLP 可分为扇入型和扇出型。 扇入型（Fan-In）：芯片尺寸和封装尺寸一致，封装凸球位于芯片尺寸范围内， 在 I/O 数量较小时可以使用这类技术。而伴随着 IC 信号 I/O 数的增加，且部分组 件对于封装后尺寸以及信号输出脚位位置的调整需求，芯片尺寸已经无法容纳足 够 I/O 接口，因此变化衍生出扇出型 WLP（FOWLP）。 扇出型（Fan-Out）：芯片经过切割后先被埋入环氧树脂塑料（EMC）等材料 中，形成一个塑料模压重组晶圆，再对其进行晶圆级工艺加工，使 I/O 数量和密度 大幅提升，不再受芯片尺寸限制。此外扇出型封装在面积扩展的同时，还可以加 入其他有源/无源器件，形成系统级封装（SiP）。
晶圆级封装的技术发展分两个维度：①异构集成；②面板级封装。 ①异构集成：包括多芯片封装、封装中的无源组件集成、封装上的封装等， 随着 TSV、集成无缘器件（IPD）、扇出等封装技术的引入，WLP 产品的集成方案 广泛应用。比如从 2012 年起，台积电陆续推出的晶圆级集成扇出（InFO）、封装 上封装（InFO-PoP）等，显著提升封装性能。 ②扇出面板级封装（FOPLP）：过去 WLP 一直用直径为 200mm 或 300mm 的晶圆片或重构晶圆片生产，这些规格可以利用现有的大型工厂和设备基础设施 进行加工。但是由于最后的封装体是矩形的，因此圆形硅片不能提供最高的加工 效率和最有效的面密度。因此考虑将面板扩展到矩形而非圆形，再进行进行晶圆 级加工，将有效降低成本。据 Yole 报告，FOWLP 的面积利用率小于 85%，而 FOPLP（扇出型面板级封装）的面积使用率超过 95%。当放置的芯片数增加，成 本也会下降，据 Yole 测算，圆片晶圆从 200mm 过渡到 300mm，节省成本约 25%； 而从 300mm 圆片晶圆过度到板级晶圆，则能节约 66%成本。
2.5D 封装通过添置一层高密度中阶层提供芯片之间的电气连接，极大提升封 装性能。结构上，2.5D 封装的多个芯片并排放置在中阶层（Interposer）顶部，通 过芯片的微凸块（μBump）和中阶层的布线实现互连。中阶层类型包括硅、玻璃 或有机基板，一般通过 TSV（硅通孔技术）实现上下的互连，再通过凸球（C4） 焊接到传统 2D 的封装基板上。相比 PCB 级封装，2.5D 封装内的互连线更细更 短，各种元件堆叠得更加紧密，因此具有更高带宽，而且因为元件靠的近、线路 短，延迟几乎可以忽略 。此外，2.5D 封装结构在与堆叠内存模块（特别是高带宽 内存）相结合后能进一步提高整体性能。 3D 封装可以容纳多个不同制程的异构裸片，可兼顾高性能和低成本。相比于 2.5D 封装将芯片集成在中阶层上，3D 封装则是直接在芯片上打孔（TSV）和布线 （RDL），并通过微凸块等技术彼此互连，电气连接上下层芯片。3D 封装可以容 纳多个异构裸片，如逻辑、存储器、模拟、射频和微机电系统 (MEMS)，其中高 速逻辑可以采用先进制程节点，而模拟逻辑可以采用较早的制程节点。这为系统 级芯片(SoC) 集成提供了一个替代方案，使得开发人员不必为了在单个封装中集 成更多功能而不得不采用成本昂贵的新的制程节点，也能节省漫长开发周期带来 的额外成本。因此 3D 封装有望同时实现高性能和低成本。
基于 TSV 工艺的 2.5D/3D 封装具有远超过往堆叠封装的性能、功耗、密度和 外形尺寸。与传统引线键合的系统级封装 SiP 相比，TSV 优势包括：①提高电性 能：相比引线键合，TSV 通过垂直互连极大缩短互连线长度，减少传输延迟和损 失，降低电容和电感，实现芯片间的低功耗、高速通讯。②高密度集成：TSV 技 术能减少封装的几何尺寸和重量，满足多功能和小型化的需求。③多种功能集成： TSV 互连的方式可以使不同的功能芯片（如射频、存储、逻辑、数字和 MEMS 等） 集成到一起，实现多功能。④降低制造成本：虽然目前 TSV 技术工艺成本较高， 但是可以在元器件总体水平上降低制造成本。
