由于极紫外(EUV)光刻机的供应限制，及其采购和使用的高昂成本，中国和海外企 业积极寻求其的替代方案。新工艺、三维异构/先进封装、新材料、新型晶体管结 构在内多种替代方案应运而生，为中国半导体产业在缺乏极紫外光刻机的条件下 继续提升工艺制程创造了可能。
采用 193nm 光源的 DUV 光刻机，其极限分辨率为 38nm；故集成电路中微小结构 成型，通常需要使用多重图形化技术。多重图形化技术主要包括：自对准多重图 形(SAQP/SADP)、多重曝光刻蚀(LELE/LELELE)两大类。在缺乏 EUV 光刻机的条 件下，多重图形化技术，未来有望广泛应用于中国大陆的先进制程产线。
SAQP 全称 Self-Aligned Quadruple Patterning，即自对准四重成像技术，它是一种 在晶圆上进行多次蚀刻和薄膜沉积，以增加晶体管密度从而提升芯片性能的技术。 SADP 技术先利用浸没式光刻机形成节距较大的线条结构，再使用刻蚀设备和薄 膜沉积设备，通过侧墙图形转移的方式，每次形成间距为原先 1/2 的线条结构。 SAQP 技术比较适合线条排列规则的图形层，如 FinFET 工艺中的 Fin 或后段金属 线条。SADP 技术由于对光刻套刻对准的精度要求较低，故降低了对光刻机的要 求；但增加了对设计图形的限制，对刻蚀设备和薄膜沉积设备也有较高的要求。
除自对准多重图形外，多重曝光技术也是先进制程技术攻关的一大利器。多重曝 光光刻工艺是将版图图案分解到多张不同的掩膜版上，通过多次曝光和刻蚀的迭 代过程，最终形成完整的硅片图案。如何将 GDSII 设计版图图案分配到多张不同 的掩膜版上，使得在同一张掩膜版上的图案冲突最少，是多重曝光版图分配方法 的关键； 在 20/22 纳米工艺技术节点中，双重曝光光刻工艺已得到广泛应用。但在 14/16 纳 米工艺技术节点，随着集成电路特征尺寸的进一步缩小，版图图案更加密集，开 始引入三重曝光光刻技术。三重曝光通常使用曝光-刻蚀-曝光-刻蚀-曝光-刻蚀 (LELELE)工艺进行生产。
三重曝光(LELELE)技术将线条密集的目标电路图案，分解成三个独立的较不密集 图案。接着采用三个独立的光罩，通过光刻将三个较不密集的独立图案，转移到 晶圆上。这项技术可有效降低光刻工艺的复杂性，提高分辨率水平，能够形成尺 寸更小的图案；但是由于其涉及多次光刻步骤，存在过程繁琐、成本高、周期长、 套刻精准度难以控制等问题。
由于多重图形化技术的所需的光刻、刻蚀、沉积等步骤数量较多，其在 7nm 节点 往后遇到了良品率较低和成本较高的问题。台积电、三星等国际领先晶圆代工企 业，在 7nm 节点以后开始大量使用 EUV 光刻技术取代使用 DUV 光刻的多重图 形化技术。
针对中国大陆继续使用 DUV 光刻机+多重图形化技术生产比 7nm 更高端制程的 可能性，台积电前研发副总监，浸没式光刻技术奠基人林本坚表示，依托现有的 浸没式 DUV 光刻机，通过四重曝光制造出 5nm 芯片依然是可行的；后续最多可 以通过六重曝光模式，实现更先进的工艺。然而，在使用 DUV 机器时，在多次 曝光期间需要精确对准，需要时间，并且有可能发生未对准的情况，从而导致产 量降低和制造这些晶圆的时间大幅增加，导致多重曝光路线耗时且价格昂贵，还 会影响整体良率。 综上，虽然依靠 DUV 光刻机生产更先进制程的芯片有难度， 但各种多重图形化技术仍有望推动国内半导体制造产业朝更先进发展。
随着各类型芯片中晶体管数量持续增长，基于摩尔定律的集成电路发展路径遭遇 瓶颈，已经无法满足对计算力、存力等更高的需求。
我国先进算力芯片的发展主要面临内存墙、功耗墙、先进制程三大困难。内存墙 是源于冯·诺依曼结构将计算和存储分开，数据传输带宽限制了算力发挥，导致 计算单元空转；功耗墙限制了终端续航能力、便携性、应用场景扩展；先进制程 的技术发展接近物理极限导致成本急剧升高，国内先进制程发展也面临海外在晶 圆代工、设备、材料、软件方面的限制。
2015-2025 年的过渡期期间，需要大量结构、材料创新，才能勉强支撑摩尔定律。 2025 年后，所有高性能芯片对集成度要求高、对功耗要求低、带宽要求高的产品 都会走向异构集成路线。百万级连线、功能完整的单芯片异构集成有望会成为 3DIC 的理想形态。
三维异构集成的关键技术包括实现信号传输和互连的硅通孔技术、硅桥技术、玻 璃通孔技术、再布线层技术、微凸点技术等，不同关键技术相互融合、共同助力 三维异构集成技术的发展。印刷电路板(PCB)级别的集成成本低，但最小特征尺寸 只能达到 10μm 左右，5~8μm 的特征尺寸只能在局部实现，集成密度继续提高的 难度较大。新兴的三维异质异构集成聚焦于亚微米至 10μm 特征尺寸级别的互联， 成本相对较低。晶圆代工级别的集成可在硅/玻璃转接板上，实现更高互联密度， 互联结构的特征尺寸甚至可达纳米级，但其工艺的成本较高，产业化大规模应用 难度较大。
3D 异构集成技术涉及垂直堆叠内存和逻辑单元，这种垂直集成缩短了数据路径， 提高了能源效率，并允许更高的互连密度，可以绕过一些传统上限制芯片性能的 物理限制。 中国大陆的武汉新芯等企业在三维异构集成电路领域有相关研究，有望推动国内 三维异构技术加快发展，从而部分缓解先进制程晶圆代工受限的影响。
3.1 GAA 技术助力先进逻辑制程发展
FinFET 是鳍场效应晶体管的缩写，是一种先进的晶体管架构，与平面结构 （PLANAR）的晶体管相比，可以更好地控制流经沟道的电流。这样可以降 低漏电流，从而提高性能和电源效率。但随着 FinFET 的尺寸越来越小，鳍片 变得越来越窄、越来越高，FinFET 架构正在被推向极限，业界开始转向被称为全 环绕栅极（GAA）的新架构，以进一步提高性能和电源效率。
全环绕栅极（GAA）是一种晶体管架构，将 FinFET 的通道设计侧向转动，使通 道是水平的而不是垂直的；与 FinFET 架构中的三面环绕通道不同，GAA 结构中 的结构为四面环绕通道，可更好地控制晶体管开关。GAA 晶体管具有更低的可变 性、更高的性能、更低的功耗。
GAA 结构集成电路的生产制造过程，借鉴了许多 FinFET 的成熟工艺。但是也有 包括外延、选择性去除、集成材料解决方案、电子束计量在内的新技术。
3.2 3D DRAM 技术助力内存产业突破原有极限
DRAM 芯片制程工艺已达到 10nm 级别，虽然还未达到最后极限，但工艺完整性、 成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内 实现稳定的电荷存储和读写操作变得更困难；通过增高电容器并减小面积，以提 高电容密度的方法即将面临极限。
云计算、人工智能、大数据分析等领域对高性能 DRAM 内存芯片的需求持续攀 升，在市场需求和技术创新的驱动下，3D DRAM 成为了业界迫切想突破 DRAM 工艺更高极限的新路径。
3D DRAM 是一种具有全新结构的存储芯片，它的结构与较为成熟的 3D NAND 有 类似之处，但是制造难度更大。3D DRAM 架构并非简单地将 2D DRAM 组件堆 叠在一起，也与 HBM 不同；3D DRAM 的架构经过重新设计，生产过程需要采用 先进的刻蚀、沉积、GAA 等工艺技术和先进封装技术。 3D DRAM 设计重点是解决制程节点微缩和多层堆叠的难题，另外，还有电容器 和晶体管微缩，以及单元间连接和通孔阵列，还要制定相应的工艺规格。
美光从 2019 年起就开始了 3D DRAM 的研究，拥有 30 多项与 3D DRAM 相关的 专利，获得的专利数量是三星和 SK 海力士的 2~3 倍。三星电子预计，DRAM 产 业将于 2030 年前将制程压缩至 10nm 以下，现有设计方案难以进一步扩展；三星 在半导体产业会议 Memcon 2024 上表示，2025 年后将进入 3D DRAM 时代。
SK 海力士报告其五层堆叠的 3D DRAM 内存良率已达 56.1%，实验中的 3D DRAM 展现出与目前 2D DRAM 相似的特性。但 SK 海力士也指出 3DDRAM 表 现出不稳定的性能特征，需要堆叠 32 到 192 层存储单元才能实现普遍应用。国 产 DRAM 芯片制造商长鑫存储（CXMT），在旧金山举行的第 69 届 IEEE 国际 电子元件年会（IEDM）上发表了一篇论文，展示了环绕式闸极结构（GAA）技术， 该论文描述了与新型 DRAM 结构可行性相关的基础研究。 综上 3D DRAM 技术有望助力国内 DRAM 内存产业部分缓解光刻机受限带来的 困难。
