根据Yole数据，先进封装市场规模有望从2023年的390亿美元攀升至2029年的800亿美元，其复合年增长率可达12.7%。由于2023年半导体行业表现较为疲软，先进封装市场受到波及，市场规模同比下降3.5%。得益于生成式人工智能和高性能计算（HPC）这两大长期趋势有力推动，叠加移动和消费市场回暖以及汽车先进封装解决方案的拓展，将为先进封装市场规模增长注入动力。在先进市的细分领域中，凭借新技术的广泛应用以及其提供的高价值解决方案，2.5D/3D封装有望在未来五年内以20.9%的增速脱颖而出，或成为推动整个市场发展关键力量。
根据Yole数据，先进封装出货量有望从2023年的709亿颗攀升至2029年的976亿颗，其复合年增长率可达5.5%。其中，WLCSP（晶圆级芯片尺寸封装）、SiP（系统级封装）和FCCSP（倒装芯片级封装）在出货量方面处于领先地位。虽然2023年先进封装出货量下降2.9%。随着特定终端市场需求回暖以及先进封装技术的持续应用，未来几年先进封装出货量有望维持健康增长。
Bump ：朝着更小节距、更小直径方向不断发展
三维封装核心是芯片在垂直方向上进行堆叠，在异构集成、信 号传输、封装尺寸、散热上具有显著优势，而作为实现垂直互 连桥梁的微凸点发挥了重要作用。目前，三维系统封装技术中 微凸点互连是关键技术，其是利用在芯片上制备可润湿的微凸 点，与基板上的区域对准，并通过微互连工艺使其连接，实现 最短的电连接通路，从而大幅度提高封装密度。三维系统封装 中包含许多互连技术，其中C4可控塌陷芯片连接由于可实现基 板到中介层间的连接，在倒装芯片互连技术尤为关键。
RDL：改变IC线路接点位置
RDL是实现芯片水平方向互连关键技术，可将芯片上原来设计I/O焊盘位置通 过晶圆级金属布线工艺变换位置和排列，形成新的互连结构。 根据未来半导体披露，4层RDL已经成熟，良率已达到99%的水平，约85%的 封装需求可以通过4层RDL来满足，未来几年，布线层数从4层增加到8层以上。 头部厂商封装业务RDL L/S（线宽和线间距）将从2023/2024年的2/2μm发展 到2025/2026的1/1μm，再跨入到2027年后的0.5/0.5μm。 RDL通常涉及半加成工艺，包括电介质沉积、湿法或干法蚀刻、阻挡层和籽 晶层沉积以及镀铜。需要掩膜设备、涂胶机、溅射台、光刻机、刻蚀机以及 其他配套工艺。
TSV：在硅片上垂直穿孔并填充导电材料，实现芯片间立体互连
TSV制造的主要工艺步骤包括孔刻蚀、绝缘层沉积、扩散阻挡层/种子层沉积、导电材料填充及表面平坦化等。TSV制造可以分为两种类型，类型I是孔底部不需要直接导电连接的制造类型，类型II是孔底部需要直接导电连接的制造类型。对于孔底部需要直接导电连接的类型，在完成绝缘层沉积后，需要选择性地将孔底部绝缘层去除。
混合键合：通过金属和氧化物键合的组合来连接芯片
Hybrid Bonding是一种芯片连接技术，不同于封装中使用的主流Bump（焊料凸块）键合。混合键合通过金属（例如，铜）和氧化物键合的组合来连接芯片。其主要优点在于减少凸块间距和接触间距，从而增加相同区域内的连接密度。这反过来又可以实现更快的传输速度并降低功耗。
