爆发式的算力增长周期绵延不绝，场景扩张打造长期空 间
全球对算力的需求正进入爆发式增长周期，AI 模型的指数级演进与社会智能化进程共 同驱动算力需求跃迁。2010 年以来，标志性人工智能模型训练数据集规模呈指数级扩 张，尤其自 2020 年 GPT-3 问世后，单次训练所需数据量已突破 1TB 级别，且持续向 PB 级迈进。这种“参数爆炸”本质是算法复杂度提升与数据处理能力要求同步增长的 结果，意味着每一代新模型的训练成本与算力消耗呈非线性上升。参数数量大幅提升的 模型不仅需要海量 GPU 集群进行并行计算，更对内存带宽、存储延迟和通信效率提出 极高要求，从而显著推高了对高性能计算硬件及先进封装技术（如台积电 CoWoS）的 依赖。 模型和应用的快速迭代催生全球对算力需求的爆发式增长。华为《智能世界 2035》预 测指出，到 2035 年全社会算力需求将提升 10 万倍，同时 AI 存储容量需提升 500 倍。 这意味着未来十年，算力将成为基础设施的核心资源，其增长速度远超传统 IT 领域。结 合当前 AI 大模型迭代周期缩短至半年左右的趋势，以及多国政府推动 AI 战略落地（如 美国 CHIPS 法案、中国“东数西算”工程），可以判断出全球算力需求已从“增量补充” 转向“结构性刚需”，正在形成以数据中心为核心、以先进制程与异构计算为支撑的新型 数字生产力体系。AI 模型的参数膨胀、训练数据激增与应用场景泛化，叠加未来十年智 能化社会对算力的系统性需求，共同构成了算力需求爆发式增长的三大驱动力。
中国算力需求同样进入高速扩张阶段，智能算力引领增长并驱动全产业链升级。近年来， 我国算力需求呈现结构性跃升，其中以人工智能为核心的智能算力成为拉动整体算力规 模增长的核心引擎。据 IDC，2023 年至 2028 年期间，中国智能算力规模将以 46.2%的 年复合增长率持续扩张，预计到 2028 年将达到 2781.9 EFLOPS（基于 FP16 计算）， 较 2020 年增长超过 37 倍。这一增速显著高于通用算力的 18.8%年复合增长率，反映 出 AI 应用在科研、工业、医疗、金融等领域的深度渗透正加速释放对高性能计算资源 的需求。
多类应用场景已明确提出对高算力芯片的刚性需求。数据中心与超算领域已迈入 E 级 （百亿亿次）算力时代，并向 Z 级演进；人工智能训练任务因大模型参数爆炸式增长， 引发的算力需求平均每两年翻逾 375 倍；而在自动驾驶等高性能移动终端场景中，L2 至 L5 级别的自动驾驶系统分别需要 10TOPS 至 3000TOPS 以上的算力支持，推动车 载 AI 芯片持续迭代升级。中国算力需求正经历由量变到质变的关键转折期，智能算力 的爆发式增长不仅改变了算力结构，也深刻影响着半导体设计、先进封装、散热技术及 能源供给等配套环节的发展路径。
算力需求与芯片性能边际提升的矛盾正日益积累，先进 封装已经成为技术升级的关键路径之一
算力需求激增与芯片性能提升的矛盾日益凸显，先进制程正面临经济性、技术可行性和 性能增益三重瓶颈。在人工智能驱动全球算力需求持续跃升的背景下，半导体产业长期 依赖的摩尔定律正逐步逼近其物理与经济极限。传统通过缩小晶体管尺寸实现性能提升 的路径，已难以满足指数级增长的计算需求，芯片行业正进入一个“需求高歌猛进、供 给能效边际放缓”的结构性转型期。 从经济性角度看，先进制程的单位成本优势正在弱化。尽管更小的工艺节点可容纳更多 晶体管，但晶圆制造成本并未同步下降，反而因设备投入、良率控制和光刻复杂度提升 而显著攀升。以 5nm 节点为例，单片晶圆价格已突破 1.2 万美元，设计成本更高达 54.2 亿美元，涵盖架构定义、IP 验证、软件工具链及原型测试等环节。随着 3nm、2nm 节 点推进，研发与流片费用持续加码，导致芯片开发门槛急剧抬高，中小企业参与难度加 大，行业集中度进一步加剧。
技术可行性方面，经典物理规律开始失效。登纳德缩放定律（Dennard Scaling）曾使晶 体管在微缩过程中保持功耗可控，但自 2000 年代末起，漏电电流随尺寸减小而加剧， 动态功耗难以抑制。为维持性能，厂商被迫转向多核并行架构，核心数量呈指数增长， 但单线程性能提升趋于停滞。与此同时，当工艺节点接近原子尺度时，量子隧穿效应成 为不可忽视的干扰因素——电子可能“穿透”绝缘层，导致逻辑错误和能量损耗，这从 根本上挑战了传统 CMOS 器件的可靠性基础。2025 年诺贝尔物理学奖授予对量子纠缠 的研究，也间接反映出微观世界行为已超越经典模型的解释能力。
性能增益层面，微处理器的整体性能提升已进入瓶颈区。尽管晶体管数量仍在增加，但 单线程性能曲线自 2010 年后基本持平，频率提升受限于散热与电压墙问题，典型功耗 增长缓慢。当前性能提升主要依赖核心数扩展与异构计算架构优化，而非单一晶体管效 率的突破。此外，新工艺节点迭代速度明显放缓，尤其在 3nm 以下，英特尔、三星与台 积电的路线图显示，节点命名已不再严格对应几何缩放，部分采用“N+α”或“DUV 增 强”等非标准命名，反映技术演进模式由“持续微缩”向“系统级创新”转变。
先进封装成为突破芯片性能瓶颈的核心路径，推动算力增长模式从“制程驱动”向“系 统集成优化”跃迁。在传统摩尔定律放缓、晶体管微缩边际效益递减的背景下，半导体 产业正面临算力供给与需求之间日益扩大的鸿沟。单纯依赖先进制程提升单颗芯片性能 已难以为继，行业亟需新的技术范式实现算力跃升。在此背景下，以 Chiplet、2.5D/3D封装为代表的先进封装技术，正从辅助工艺演变为决定系统级性能的关键变量，成为破 解当前算力困局的核心突破口。 先进封装通过将多个小尺寸芯片（Die）在封装层级进行高密度互联，实现了功能模块 化与异构集成。AMD 的 3D Chiplet 技术利用硅中介层与 TSV（硅通孔）实现核心计算 单元与缓存的垂直堆叠，大幅提升了数据访问效率与带宽利用率，同时降低了功耗和制 造风险。类似地，英伟达 A100 采用 GPU+HBM 的 3D 堆叠架构，将高带宽内存直接集 成于处理器之上，使显存带宽达到每秒 1.6TB 以上，满足大模型训练对海量数据吞吐的 需求。这种“分而治之”的设计思路，既规避了单一晶圆上复杂电路带来的良率挑战， 又实现了高性能、高能效的系统级整合。
更深层次的价值在于，先进封装有效缓解了“存算分离”带来的性能瓶颈。传统冯·诺 依曼架构中，内存与计算单元之间的数据传输延迟已成为制约 AI 算力提升的主要瓶颈 之一。通过 HBM 与计算核心的近距集成，以及 2.5D 硅中介层提供的低阻抗互连通道， 数据搬运延迟显著降低，单位能耗下的算力输出大幅提升。这不仅提升了 GPU、NPU 等 AI 加速器的效率，也为未来存算一体、光子计算等新型架构提供了物理实现基础。 与此同时，先进封装还为芯片设计带来了更高的灵活性与可扩展性。不同功能的 Die（如 CPU、GPU、AI 引擎、I/O 控制器）可在同一封装内协同工作，支持定制化组合，适应 多样化应用场景需求。例如，台积电的 CoWoS（Chip-on-Wafer-on-Substrate）技术已 成为高端 AI 芯片的主流封装方案，被广泛应用于英伟达 H 系列、B 系列、Rubin、AMD MI 系列等产品中，其高密度互连能力支撑了百亿亿次级别的算力输出。
新的困境与应对——功耗墙与散热结构升级
先进封装虽突破制程瓶颈，却迎来“功耗墙”新挑战，AI 芯片的功率密度与热管理成为 制约性能释放的核心瓶颈。随着 AI 大模型训练与推理需求持续攀升，算力系统正向高 集成度、高带宽、高并行架构演进。先进封装技术在提升芯片互联效率和系统级性能方 面发挥了关键作用，但其带来的高密度集成也引发了新的物理极限——功耗墙日益凸显， 成为限制芯片性能进一步释放的关键障碍。 现代 AI 加速器芯片的功耗水平已进入数百瓦量级。以英伟达 H100 和 AMD MI300X 为 代表的新一代数据中心 GPU，其 TDP（热设计功耗）普遍超过 400W，部分型号甚至 接近 600W。这一功率水平远超传统服务器 CPU 的范围，导致单位面积热流密度急剧 上升，散热难度呈指数级增长。在 CoWoS 等 2.5D/3D 封装结构中，多个计算核心与 HBM 堆叠于有限空间内，热量集中且难以均匀扩散，形成局部热点，严重威胁芯片稳 定运行与寿命。
功耗的增长速度已显著快于硬件性能的提升速度。数据显示，近年来峰值算力（FLOPS） 的增长速率约为每两年翻倍，而内存带宽与互连带宽的增长则相对滞后，形成“内存墙” 与“互连墙”。与此同时，芯片功耗随晶体管数量和频率提升持续攀升，典型功耗曲线显 示，尽管单线程性能趋于饱和，但整体功耗仍在快速上升，这使得能效比（Performance per Watt）成为衡量芯片真实竞争力的核心指标。
热导率不足、材料热膨胀系数不匹配以及封装翘曲等问题，进一步加剧了散热挑战。在 CoWoS 结构中，不同材料（如硅、铜、有机基板）在高温下热膨胀差异易引发机械应 力，导致焊点疲劳或封装层开裂；而热界面材料（TIM）的导热能力有限，难以满足超 高功率密度下的热传导需求。这些因素共同构成了一道难以逾越的“热墙”，迫使芯片厂商在追求更高算力的同时，必须同步投入大量资源优化热管理方案，例如采用液冷、均 热板、相变冷却等新型散热技术。 此外，功耗墙还对系统设计提出了更高要求。高功耗芯片需要配套更强的供电系统、更 复杂的电源管理电路以及更高效的散热架构，这不仅推高了整机成本，也限制了部署灵 活性。尤其在边缘计算与自动驾驶等对功耗敏感的应用场景中，如何在有限空间内实现 高性能与低功耗的平衡，已成为技术攻关的重点方向。
中介层材料的迭代成为先进封装散热优化的关键突破口，硅基向碳化硅等高导热材料演 进是当前最具可行性的技术路径。在高算力芯片持续向高集成度、高功率密度发展的趋 势下，封装层级的热管理能力已成为决定系统性能上限的核心变量。传统封装架构中， 中介层（Interposer）作为连接逻辑芯片与存储单元的“桥梁”，不仅承担着信号互连与 供电分布功能，更在热量传导路径中扮演关键角色。随着 AI 加速器功耗突破 400W 大 关，局部热流密度急剧上升，原有中介层材料的热导率瓶颈日益凸显，推动产业将目光 聚焦于中介层材料的升级替代。
（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）
