SK海力士如何稳固自身优势？

超越三星的 HBM 领头羊，先发优势、领先制程和键合工艺稳坐头把交椅.

我们认为尽管先前“HBM3 独供”格局已被打破，但通过供应英伟达 H200 和 B 系列，海 力士 HBM3E 客户仍然基础稳固，叠加其 Advanced MR-MUF 键合带来的更高良率和更好 的散热性能，将成为海力士维持 HBM 龙头的“护城河”。若能按照计划在 FY24-25 实现扩 产并进一步扩展至下游客户，同时顺利在 25 年推进 HBM4 量产，则将进一步受惠于高速增 长的 HBM 市场，并凭借 HBM 产品更高的 ASP 带来利润率的持续优化。海力士管理层于 FY24Q1 业绩会和 24 年 5 月记者会指出，24 年客户需求集中于 8 层 HBM3E，该产线海力 士已确保供应稳定性，同时，鉴于 HBM 销售以 1 年为单位捆绑合约供应，从当前合约内容 看来，25 年 HBM 预计不会供过于求，从而维持 ASP 稳定。 相较美光和三星，海力士已积累与下游客户合作的丰富经验，如我们前文所述，其效能验 证和纠错效率或较竞争对手更高；相较三星，海力士 HBM3 和 HBM3E 已形成成熟供应链， 良率稳定且技术较三星更有优势。

SK 海力士的第一代 HBM 与 AMD 联合开发，之后公司多次发布新产品，保持 HBM 领先 地位。2013 年 12 月，公司与 AMD 联合开发 HBM1，和 AMD Fiji GPU 一起应用于 AMD Radeon Fury 系列显卡。之后的 7 年间迭代更新 HBM2 和 HBM2E；于 2021 年 10 月推出 全球首款 HBM3，2022 年 6 月实现量产后独供英伟达 H100。2023 年 4 月推出 24GB 12 层堆叠的HBM3，通过将单个DRAM的高度磨削到约30微米（比16GB HBM3单片薄40%）， 实现了与 16GB 产品相同的高度。2023 年 8 月发布 HBM3E。海力士在 CES 2024 展示的 HBM3E提供 1.18TB/s数据处理速度（发布初为 1.15TB/s），并已经于 24年 3月实现HBM3E 量产，开始向英伟达供货。根据 TechInsights 转载 24 年 2 月国际固态电路研讨会（ISSCC 2024）日程，海力士于会上 Paper 13.4 中公开其 16 层堆叠的 HBM3E 技术，提供 48GB 内存和近 1.3TB/s 的带宽。根据 Digitimes 24 年 2 月 26 日报道，业界估计 24 年海力士 HBM 营收将达 10 兆韩元（约 74.9 亿美元），相当于 23 年 DRAM 总营收的一半。

如今海力士在全球 HBM 市场中份额约五成，和 AI 芯片巨头保持长期合作关系，背靠英伟 达供应链的牢固客户基础构筑护城河。据 Business Korea 2023 年 12 月 1 日报道，英伟达 计划将新品发布周期从两年缩短到一年，以应对生产式 AI 快速发展对 GPU 性能提升的需 求，并已与 SK 海力士签署 HBM3E 的优先供应协议，用于今年较晚推出的 B100。而根据 Digitimes 24 年 2 月 27 日消息并结合 GTC 2024 海力士新闻，海力士于 24 年 1 月中旬正 式结束 HBM3E 研发，历时半年的英伟达效能评估顺利结束，3 月获得英伟达的最终产品 质量认证，且立即着手量产供应。根据 Digitimes 24 年 2 月报道英伟达已开始与海力士讨 论 25 年 HBM 供应量，以确保供应稳定。 公司亦将 24GB HBM3 送样给包括 AMD 在内的其他客户。AMD 在 2023 年 12 月 6 日举行 的 Advancing AI 发布会上正式发布搭载 24GB HBM3 的 MI300 系列。根据 Digitimes 23 年 12 月报道，海力士亦为云厂商自研 AI 芯片 AWS Trainium 2 和 Google TPU 的 HBM 供货。 24 年 5 月海力士记者会表示，24 年所有 HBM3/3E 产能已卖光，并持续接到额外订单的咨 询，25 年产能也几近售罄。 24 年 5 月于海力士利川园区举行的记者会上，海力士公开新的 HBM 发展蓝图。根据计划， 海力士将于 24 年 5 月提供 12 层 HBM3E 样品，并于 24Q3 正式量产，第一代 12 层 HBM4 计划于 25 年量产，并于 26 年提供 16 层 HBM4 样品，相较先前计划提前一年。在键合技 术方面，海力士计划 12 层 HBM4 仍维持使用 Advanced MR-MUF，16 层堆叠相关技术将 发生变化，同时积极投入混合键合（Hybrid bonding）技术研发。截至 24 年 6 月 COMPUTEX， 海力士 12 层 HBM3E 已经出样，并在会上进行展示。

在 HBM3 和 HBM3E 世代，相较三星和美光，海力士采用领先的 HBM 键合工艺，是业内 唯一将 MR-MUF 技术应用于 HBM 的公司。海力士的 HBM2 和三星 HBM 键合均采用 TC-NCF（基于热压的非导电薄膜 Thermal Compression - Non Conductive Film）工艺， 该过程需要高温高压环境将凸点（bumps）推入非导电薄膜，在单个 DRAM 高度减少的环 境下更易导致芯片翘曲。海力士在 HBM2E 中首次使用 MR-MUF（批量回流模制底部填充 Mass Reflow Molded Underfill），通过在芯片间注入 EMC（液态环氧树脂模塑料 Epoxy Molding Compound）填充芯片之间或芯片与凸块之间间隙。EMC 本身具备中低温固化、 低吸水率等优点，无需借助高温高压，可有效解决芯片翘曲从而提升良率。在设计 12 层 HBM3 时，公司采用了 Advanced MR-MUF 技术，进一步提升工艺良率和散热性能。

加速 1-βHBM3E 扩产，海力士持续导入 EUV 设备。根据 Digitimes 24 年 2 月 26 日报道， 海力士将于 24 年投入约 2 兆韩元，引进 8 台 EUV 设备。自 2021 年首度引进 EUV 以来， 目前海力士已拥有 5 台 EUV 设备，未来合计将持有 13 台。以海力士 24 年半导体设备投资 预算 5.3 兆韩元来看，等同有将近 40%规模集中于 EUV 曝光设备采购。我们认为，海力士 扩充 EUV 设备不仅加速其 DRAM 业务向 1-β制程转换，也将惠及 HBM3E，公司通过扩产 抢占市场份额的同时，凭借先进制程取得与三星竞争时更出色的产品性能，从而巩固其 HBM 龙头地位。 与三星不同，海力士没有晶圆代工业务，与台积电合作更加紧密，二者作为受益于 AI 芯片 的利益共同体，合作推进 HBM4 研发。据 Digitimes 24 年 4 月 19 日报道，海力士与台积 电签署合作备忘录，合作开发预计在 2026 年投产的 HBM4，以此与三星的“一站式策略 （Turnkey Strategy）”竞争。该合作主要分为两个方面：1）海力士和台积电将首先致力改 善 HBM 封装内最底层的基础裸片（Base Die），该片与上方的 DRAM 不同，对上方的 DRAM 堆栈（Core Die）起到控制作用，同样连接至 GPU。过往包括 HBM3E 在内的海力士 HBM 产品的基础裸片由海力士基于自身制程工艺制造，但从 HBM4 开始采用台积电先进逻辑制 程，更细微的工艺可以在基础裸片上增加更多功能，从而满足客户定制化产品在性能和功 效上更加多样的需求；2）双方将进一步优化海力士 HBM 产品和台积电 CoWoS 技术融合， 改善性能表现。

Tom’s Hardware 于 23 年 11 月也援引韩媒中央日报报导，海力士正在与包括英伟达在内讨 论 HBM4 集成设计方案，计划与英伟达合作开发新的 GPU，拟将 HBM4 与逻辑芯片垂直 堆叠在一起，通过 3D 封装实现在单芯片上存储器与逻辑芯片的垂直整合。该设计：1）免 去 HBM3E 设计中围绕逻辑芯片堆栈所带来的中介层复杂布线需求，从而简化设计并节约 封装成本；2）同时可进一步提升封装密度（在同样面积上铺设更多数量的元器件），缩小 封装尺寸；3）3D 封装采用更细小、更密集的电路，缩短线路之间的传输距离，提升指令 的相应速度和降低功耗。 然而 Tom’s Hardware 该篇报道亦指出，将存储器与逻辑芯片垂直整合的设计带来一定优越 性的同时，因为在较小的封装体内堆叠多个芯粒，对散热也提出更高要求。参考采用 V-Cache （将一块 L3 Cache 置于 CPU 顶部）的 AMD CPU，通过对架构和硅平面的优化来缓解散热 问题，例如 AMD 在 SRAM 单元中设计了 3D 64MB SRAM（Static Random Access Memory）， 并避免其堆叠以保持低热密度，两侧采用了结构硅从高密度核心中逸出热量，并可通过控制 芯片 TDP 和主频以补偿垂直堆叠产生的额外热量，不过，HBM 与 GPU 的功耗远高于 CPU， 集成时的散热考量将更为复杂，因此合适的散热方法将是该设计成功的关键。

除却与台积电合作，海力士亦计划在 HBM 中添加诸如基本运算以及高速缓存等功能。24 年 6 月韩媒 ET News 引述韩国业界消息，指出海力士已开始计划在 HBM 中集成 IP，计划 从 HBM4 开始在 HBM 上搭载内存控制器，从而减少信号传输延迟和降低功耗，以及从 HBM4E 开始在 HBM 上集成基本运算和高速缓存等功能，将 GPU 和 CPU 的部分工作负载 转移至 HBM 完成，从而进一步提升 AI 芯片的运算速度，并服务于客户的“定制化”需求。 我们认为，鉴于 HBM4 的复杂工艺需要，无论分工如何，海力士与台积电本次的合作都将 缩短 HBM4 从研发、生产到与逻辑芯片适配的中间环节，并在未来的量产中缩短从存储颗 粒制造、与逻辑芯片封装到交付的周期，同时减少海力士寻求第三方封装产能的不确定性。 同时，在 HBM 中导入部分 IP 以转移逻辑芯片的工作负载，或将有利于提升延迟和功耗表 现，并提升 AI 芯片的空间利用效率。