2026年半导体行业深度报告：以台积电发展史为镜，看本土晶圆代工行业的战略机遇

海外视角：从台积电看代工行业发展史

台积电于 1987 年创立于中国台湾新竹科学园区，发展 30 多年来已经成为全球 芯片代工制造服务的龙头，员工超过 51000 人，为客户生产的芯片应用广泛，包括 高性能运算、电脑、通讯产品、消费性及工业用电子产品、行动装置、汽车电子等。 据 CounterPoint，2025 年三季度，台积电凭借其加速的 3nm 产能爬坡、AI GPU 强 劲的 4/5nm 利用率以及 CoWoS 产能的扩大，占据了 72% 的纯晶圆代工市场，稳 坐行业首位，是全球半导体产业的命脉。基于台积电的重要性，我们对其发展历程 进行了复盘：

通过上述复盘，我们梳理出台积电成功的三个关键节点： （1）创立之初创新开启代工模式，建立行业纽带：早在 90 年代，台积电就以 创新者的姿态开启了半导体代工模式，并在产业发展初期与高通、英伟达等日后的 全球科技巨头紧密连，奠定了深厚的合作根基，为其后续发展积攒了强大的势能。 同时台积电大胆押宝铜制程，终结了 IBM 的技术霸权，并大获成功，凭 130 纳米的 铜制程工艺大幅提升了市场占有率。 （2）移动互联网时代布局 OIP 与 GigaFab，绑定大客户：在全球半导体产业链 转移以及移动互联网蓬勃发展的浪潮中，台积电精准抓住机遇，凭借 InFo 的创新与 28nm 节点上大胆的产能扩张与苹果达成深度合作。凭借这一紧密合作关系，台积电 不仅在技术研发和产品良率上建立起显著优势，还在芯片生态建设方面持续投入， 不断夯实自身在行业中的核心地位，并在每一次制程的迭代中得到大量的订单背书。 （3）AI 时代前瞻布局，引领先进封装+先进制程：随着摩尔定律逐渐逼近极限， 以及人工智能产业的迅速崛起，台积电凭借前瞻性的战略眼光，提前布局先进封装 技术，在新的技术周期中脱颖而出，成为行业内先进封装领域的领军者。同时，台 积电在制程竞赛中持续保持领先，成为 5nm 以下先进制程代工的无冕之王。

1.1、 商业模式：创新开启代工模式，打造大同盟生态系统

1.1.1、 纯代工模式的飞轮为台积电构建了极强的资本和技术护城河

台积电通过极致的中立性构筑信任护城河：台积电的核心商业准则是“不与客 户竞争”。与三星、英特尔等 IDM 厂商不同，台积电通过纯代工模式消除了 Fabless 关于 IP 泄露和产能排挤的顾虑，从而成为了全球半导体行业的“公地”，在早期吸 引了几乎所有顶尖芯片设计商深度绑定。

代工模式同样带动了 Fabless 模式的发展。据 IC insights，2002 年，Fabless 厂 商/系统 IC 公司的销售额仅占整个 IC 市场的 13%，而到 2020 年，Fabless 的市场份 额来到了 32.8%。我们认为 Fabless 市场份额的跃升本质上是半导体产业从制造为王 向设计引领转型的历史必然。

我们认为代工模式的成熟，成功将极高门槛的资本开支转化为了社会化基础设 施，使得全球芯片竞争的重心从传统的制造工艺比拼，转向了架构创新与算法设计 的综合博弈。这种设计与制造解耦的深度演进，不仅孕育了英伟达、高通等算力巨 头，更驱动了苹果、特斯拉等系统厂商开启芯片设计的黄金时代。展望未来，我们 认为在 AI 算力需求与先进制程演进的共振下，这种轻资产、高迭代的 Fabless 加 专业制造 Foundry 模式的趋势将会延续，成为主导半导体产业的核心范式。 另一方面，从台积电自身来看，其构建了以资本开支为核心的盈利闭环：通过 高强度的研发投入确保工艺领先，获取溢价订单并转化为丰厚利润，进而支撑下一 代制程的再投入。随着技术演进，先进制程的准入门槛已呈指数级攀升，这种马太 效应将先发优势转化为难以逾越的资金与规模屏障。对于后进者而言，这不仅是技 术代差的追赶，更是沉淀成本与资本效率的双重博弈，台积电由此确立了在产业链 中极强的议价权与竞争护城河。

1.1.2、 创建开放技术平台，打造半导体产业的大同盟生态系统

台积电在 2008 年开始通过开放技术平台打造大同盟生态系统，在不断提升自身 工艺技术水平的同时，帮助客户提高了设计效率，带来客户粘性的增加，并形成工艺与客户粘性正向循环。早期在服务客户的过程中，台积电发现他的客户中在开发 产品的过程中有许多技术或知识是重复的，包括 IC 设计辅助工具、制程技术与 IP 等。通过知识共享，将能进一步为客户节省开发时间及成本，为此，台积电发展出 设计服务平台组织，提供设计标准及不具商业机密的 IP 给客户，以帮助客户缩短开 发产品的时间。此后，台积电在此基础之上建立了开放创新平台 OIP。

新的模式下，台积电能协助 IC 设计公司和 IP 供应商的媒合，同时确保 IC 设计 公司使用 IC 设计辅助工具时能与台积电的制程技术相容。透过 OIP，台积电快速缩 短与客户的沟通成本，最终协助客户达成“第一次投片即生产成功”。据台积电年报， 16 奈米 FinFET 强效版制程技术量产后，在 2015-2016 年期间，总计接获超过 90 个 客户产品投片，其中大部分都是第一次投片即生产成功。其市场应用，更包含了移 动设备、服务器及图形芯片等产品。至 2021 年经芯片验证完成的 IP 与元件资料库， 矽智财组合已超过 4 万个，当台积电在开放创新平台所累积的知识资产越多时，客 户将越依赖此一平台，形成一个促进产业发展的正向循环。

对客户而言，我们认为“大同盟”生态为台积电构筑了极高的客户转换成本， 形成了事实上的垄断壁垒。在半导体行业，客户更换代工厂并非简单的产能迁移， 而是涉及到整个底层设计库的迁移与重新学习成本。由于台积电的 PDK（工艺设计 套件）已经成为绝大多数芯片设计公司的首选开发环境，一旦客户采用了台积电认 证的 IP 和标准单元库，其设计文件在物理层面便产生了对台积电工艺的强路径依赖。 如果客户试图为了降低成本而转单至竞争对手，不仅需要承担重新验证设计的巨额 沉没成本，更要面临良率波动带来的高市场风险。 因此，台积电虽然在代工价格上往往高于同行，但凭借“一次流片成功（First Time Success）”的确定性溢价，依然能够牢牢锁定苹果、英伟达等头部客户。这种由生态 系统产生的网络效应，使得台积电不仅是芯片的制造者，更成为了整个半导体设计 流程规则的制定者，从而构建了生态系统这一极高的壁垒。

1.2、 技术创新：后段互连、前段制造及后道封装同步发力

在 130nm 铜制程、28nm 高介电层金属栅极（HKMG）、以及 N7+引入 EUV（极 紫外光刻）等关键技术拐点上，台积电的决策胜率极高。其研发体系不仅追求极致 的微缩逻辑，更注重良率的快速爬坡，这是其能够支撑大规模商业化落地的技术底 色。我们从互联网时代、移动互联网时代和 AI 时代三个阶段复盘台积电的重点技术 演进，涵盖铜互连、Gate Last HKMG、浸没式 DUV 工艺及 EUV 的采用等多个重 大节点，分别对应了在不同时间段与 IBM、三星电子及英特尔的竞争。

1.2.1、 PC 互联网时代：铜互连+Low K 与浸没式光刻工艺助力台积电建立优势

铜互连大幅降低 RC 延迟，并提高电子迁移可靠度。上世纪 90 年代进入 0.18μ m 节点后，铝互联在线宽、性能和可靠性上显露瓶颈。铜因电阻低且易沉积被视为 替代首选，但无法干法刻蚀成形成为关键障碍。IBM 工程师借鉴大马士革金属镶嵌 的“先刻槽、后填充”思路，提出在介电层刻出沟槽再填铜并平整化的工艺（即“大 马士革工艺”），成功绕开铜刻蚀难题，推动了多层铜互联与更细线宽的量产可行性。

铜互连与除了具有比传统铝/钨导线的电阻值大幅降低 1.6 倍的功效外，其他优点还包括：(1)可降低 15% RC Delay 效应；(2)可提高电子迁移可靠度三十到五十倍； (3)其 via 的电阻值也比一般常用的 tungsten plug vias 低五倍。因此，铜制程低阻抗的 特性使得晶片内的电压能够遍及晶片内的元件，进而提高晶片的效能，这项特性对 低电压、高密度的电子元件尤其重要，因其可能因过大的阻抗而导致过高的 IR Drop。 同时，台积电的铜制程设计准则与其他业者相较更为严格，客户在使用此技术设计 其产品时，设计密集度也可因此而提高许多。

尽管铜的电阻率极低，但单独使用无法解决电容问题，因此铜互连+Low-k 介质 的组合成为行业标配：一方面通过铜降低电阻（R）：铜的电阻率（1.68 μΩ·cm） 仅为铝的 60%，减少信号传输损耗。同时，低介电常数材料（Low-k Dielectric）通 过降低绝缘介质的*k*值，直接减少金属线间的电容耦合。其核心原理是：降低介电 常数：传统 SiO₂的 k=3.9，而 Low-k 材料（如碳掺杂氧化物 CDO）的*k*可降至 2.5-2.8， 电容减少 30%-40%，带来 RC 时间常数的同步优化，芯片速度提升 20%-30%。另一 方面，Low-k 材料不易支持电场建立，削弱相邻金属线间的电荷相互作用，从而能 够降低串扰概率。

虽然台积电和 IBM 都选择了铜作为互联的材料，但针对 Low k 材料的选择则存 在分歧，IBM 在材料选择上极为激进，其推崇涂布式低介电材料（SOG）。这种工艺 理论上能获得更低的介电常数，从而降低寄生电容并提升芯片速度。台积电则在蒋 尚义领导的研发团队在评估后，果断放弃了 IBM 授权的 SOG 技术，转而选择与应 用材料合作，开发 CVD 工艺。台积电选用了结构更稳定的氟硅玻璃（FSG）及后来 的黑钻石材料。 最终 IBM 的 SOG 材料虽然电学性能优异，但物理性质非常脆弱，“像海绵一样 多孔且脆”，在后续的 CMP 和封装工序中极易发生剥离和裂纹。台积电的 CVD 路线 虽然在介电常数参数上略显保守，但其材料与金属层的粘合性更好，工艺窗口更宽。 因此，台积电在 2002 年 8 月宣布成为首家完成低介电系数制程生产验证的公司，同 时在 2003 年领先业界使用 0.13 微米 Low k 制程为客户量产多种产品，当年 0.13 微 米高阶制程产品收入贡献率达到 17%。

此外，台积电凭借浸润式曝光技术在 PC 互联网时代一举战胜英特尔与三星， 成为代工行业当之无愧的王者。在 90nm 世代，光刻工艺有两种路线，第一种是采用 157nm 光刻机，这也是当时佳能和尼康所投入研发的方案，而另一种则是台积电联 合 ASML 所推出的 193nm 浸润式光刻机方案。由于 157nm 波长光刻机的光穿透率很 低，在镜头材料、感光物质的穿透率及耐蚀刻性、光罩的材料等方面均存在一定瓶 颈，因此 157nm 光刻机在当时进展较为缓慢。

而台积电联合 ASML，通过在 193nm 光刻机下铺一层纯水，将等效波长降低到 134nm，不仅能比干式的 157nm 多增进一世代，而且比其更容易开发。技术路线确 定之后，台积电在 2002 年就研发出了 193nm 浸润式光刻技术，在 2003 年 12 月从 ASML 引入了第一台浸没式光刻机，并在 2006 年采用专有浸润式曝光技术领先业界 顺利量产 65nm，作为对比，台积电专有浸润式曝光技术的每片晶圆缺陷数量小于 7 个，而非台积电的专有技术产出的晶圆缺陷数高达十万级。此后，台积电在浸润式 曝光机时代中持续迭代，奠定了代工行业龙头的地位。

1.2.2、 移动互联网时代，Gate Last HKMG、InFo 助力台积电与苹果建立合作

半导体行业的技术演进遵循着摩尔定律的核心逻辑：在更小的空间内实现更强 的性能和更低的功耗。晶体管微缩过程会带来纵向（栅极）和横向（沟道）两个维 度的问题，HKMG 和 FinFET 分别从材料和结构层面创新，推动了摩尔定律继续演 进。具体而言： 其一：High K 介质层的采用。纵向的微缩带动栅极电容厚度与面积缩小，厚度 微缩导致量子隧穿效应显著，形成栅极漏电流，增加静态功耗并影响电路可靠性， 若保持厚度，电容面积缩小将导致电容缩减，影响栅极控制能力，因此，提高栅介 质层的介电常数成为保证栅极控制能力并减少量子隧穿效应的唯一途径，对应的技术则为 High K。 其二：金属栅极的采用：在 High K 技术之前，行业普遍采用多晶硅作为栅极介 质，并通过掺杂 N 型与 P 型半导体实现功函数和阈值电压的调节。但当晶体管进一 步微缩时，多晶硅的耗尽效应会影响栅极控制能力，且 High K 介质与多晶硅界面将 发生反应，形成介面缺陷，导致“费米能级钉扎”现象，使得功函数和阈值电压无 法准确调节，而集成电路建立在稳定的阈值电压的基础之上，因此多晶硅无法适用 于 High K 之后的栅极。因此，使用创新的金属材料或者工艺在 High K 介质上沉积 功函数可调且界面稳定的金属栅极成为趋势。

编辑：火腿肠