2026年EDA行业系列报告202603期：系统级时代来临，芯和领衔国产多物理场仿真

多物理场仿真：系统级时代 EDA 重要需求

1.1 底层驱动：系统复杂度提升，多物理场耦合效应增强

多物理场仿真是对多个物理场相互耦合的复杂系统进行建模分析的 CAE 技术。在现 实世界中，物理现象不会单独发生，电场、磁场、热场、机械场等物理场往往同时作用、 相互耦合。多物理场仿真是在统一的仿真框架下，同时考虑多个物理场的相互作用与耦合 效应，通过物理求解器进行建模分析的工具。 多物理场仿真广泛应用于航天、汽车、电子等各类工业场景，通过在产品研发早期的 虚拟环境中，精准预测并优化由多场耦合引发的潜在问题，从而减少物理测试次数、缩短 研发周期并提升产品可靠性。 半导体领域同样涉及多物理场仿真。随着先进制程和先进封装技术的不断推进，芯片 设计走向 3D、密度提升，各组件间电（电场、磁场、射频）、热（温度分布、对流散 热）、力（热应力和变形、机械强度可靠性）等物理场耦合效应增强。多物理场仿真能在 设计阶段更早、更准确地预测热失效、电迁移、信号失真等综合问题，大幅降低后期修正 成本与产品开发风险。

2021 年，Synopsys 提出半导体产业进入 Sys-Moore 时代，芯片系统的复杂度提升。 SysMoore = System Complexity + Moore’s Law Complexity，意味着在后摩尔时代，摩尔 定律的推进，除了制程工艺提升硅片上单位面积晶体管数量的传统方法学，同时将提升集 成度和复杂度的理念拓展到电子系统的每个环节，从晶体管、芯片到封装、板级、系统乃 至软件层。用更通俗的方式理解，在 2D 的晶体管密度即将逼近物理极限之际，通过先进 封装和系统组合封装的方式维持芯片产品（尤其是芯片系统）性能的指数级提升。

芯片层级：芯片设计思路从单个大芯片（SoC）向 Multi-Die 芯片系统演进。 Multi-Die 已经是先进制程芯片的通用设计思路。2017 年，AMD 推出代号为 Naples 的服务器级 CPU，开始采用 Chiplet（多芯粒）设计思路；随后 Intel 也开始采用相似设计 思路。在最新一代的 Xeon6+系列服务器 CPU 中，每颗 CPU 包含 12 个 Compute tiles、3 个 Active Base Tiles 以及 2 个 I/O Tiles，芯片同时采用 EMIB（2.5D 高密度水平互连）及 FOVEROS（3D 立体堆叠封装）等先进封装工艺。这标志着芯片设计重心从“在单一硅 片集成一切”转向了“如何最优地集成和管理多个硅片”。

Multi-Die 系统的核心设计理念包括 Chiplet、3DIC 等。 Chiplet：与 SoC 设计思路相反，Chiplet 设计是指将大型的芯片按照不同的功能模块 切割成独立的小芯片，分开制造（可采用不同制程），再通过先进封装集成为一个芯片。 Chiplet 的优势在于：1）每个芯粒面积减小，提升良率，降低成本；2）灵活设计， 加速迭代，Chiplet 设计下可以做到类似模块化设计，仅更新部分芯粒、成熟 IP 以芯粒形 式复用，满足多样化的定制需求、缩短产品推出周期；3）性能提升，Chiplet 为突破单芯 片面积上限提供了可行方案，通过将多个计算芯粒、HBM、专用加速单元等异构集成，构 建传输能效优于PCB板级互连的方案，有效缓解“内存墙”等问题，提升整体系统性能。

3DIC：在二维平面集成的基础上，通过硅通孔（TSV）等技术将多层芯片或晶圆在垂 直方向上进行堆叠和互连，实现三维方向上的系统集成，以突破传统平面集成的物理极限。 3DIC 与 Chiplet 相辅相成、协同发展，其优势在于：1）高密、高性能互连：通过硅 通孔实现芯片间垂直互连，互连长度显著缩短，提供远超平面互连的带宽、更低的信号延 迟和功耗，缓解数据传输瓶颈；2）更高效的异构集成系统：在不增平面面积的情况下大 幅提升晶体管密度，允许不同工艺节点、材质的芯片进行堆叠，实现最佳性能与能效。

AI 时代对算力的 Scaling 需求迫切，Multi-Die 成为 AI 芯片必选项。AI 芯片主要进行 大规模并行计算，芯片内包含大量计算核心，并行计算时核心间需要频繁进行数据交换， 若将计算核心拆分到多个芯粒，即使通过先进封装互连，其通信效率仍远低于 Die 内互连， 造成 Die 间“通信墙”。因此 AI 芯片需要尽可能将计算核心集中在单片 Die 上，通过极 宽、极短的片上互连网络实现高带宽和纳秒级的延迟，保证计算效率。 算力芯片单 Die 面积已接近极限，Multi-Die 延续算力提升。AI 芯片单 Die 的面积在 800mm²左右，已经接近光刻机单次曝光所能处理的掩模版尺寸极限 858mm²，为了进一 步提升芯片系统算力，必须向多 Die 设计转变，以英伟达 Blackwell 系列为例，采用双 Die 设计，通过 10TB/s 的 NV-HBI 接口互连，在物理上是双 Die 合封，但逻辑上通过统一的缓 存一致性域呈现为一个 GPU。根据英伟达产品 Roadmap，Rubin Ultra将采用 4Die合封。

功耗密度显著增加，多物理场仿真重要性凸显。以 Xeon6+为例，整体封装面积或超 过 7000mm²，热设计功耗为 500W，而 B200 GPU 的功耗为 1000W，计算核心的面积约 为 1600-1700 mm²，功率密度大幅提升；同时，考虑到极高的通信需求，AI 芯片的 I/O 等 模块性能及功耗同步提升，AI 芯片的功耗密度显著增加。 高功耗密度并非只产生热量，而是触发一系列紧密耦合、相互强化的物理效应。由于 微小区域内积聚的巨大热量，热-力-电-磁等产生的多物理场效应增强，微小的扰动就可能 对芯片封装机械结构、晶体管性能、信号/电源完整性产生致命威胁。在旧工艺节点，设计 师可以预留较大的电压、时序和热裕量来保障可靠性；但随着先进封装及工艺节点的推进， 裕量被极度压缩以换取性能和能效，安全冗余的减少需要更精准、前置的仿真保障。 综上所述，在芯片层级，AI 对算力的需求迫使芯片设计全面转向 Multi-Die 系统，且 面临更为严峻的多物理场效应影响。与 CPU 是在追求性能的同时考虑灵活性与经济性选择 Multi-Die 设计不同，AI 算力芯片是在单 Die 性能触及天花板后，必须转向 Multi-Die 继 续提升算力；同时，二者在性能提升的斜率上也存在较大差异。Multi-Die已是必然趋势， 多物理场仿真的应用在芯片设计领域将加速渗透。

系统层级：芯片-封装-PCB-整机高度耦合，整机系统复杂度同步提升。 除了芯片层级之外，“系统级集成”的思路向整机层面延伸。为了追求极致的算力 Scaling，不止 AI 芯片采用高密度、高功耗的系统级设计，在 PCB 和整机系统层面，功耗 密度也显著提升。芯片功耗大幅增加、系统密度提升+冗余度下降，整机系统内电力、散 热、信号、互连形成高度耦合的复杂系统，维持系统稳定性的难度提升，传统的"分层设 计、接口传递"方法论已经失效。 以 GB200 NVL72 为例，整机柜功耗达到 120kW，其中每个 Compute Tray 的功耗约 为 6.3kW（包含 4 个 1kW 的 B200 芯片及 2 个 Grace CPU），每个 Switch Tray 功耗超过 0.8kW。 1）节点层级：服务器压缩到 Tray。过去计算节点以 6-8U（代指高度）的 8 卡服务器 为主，功耗约为 10kW；NVL72 中 GPU 与 CPU 共同封装在一块 PCB 板上形成 1U 的 Compute Tray，功耗为 6.3kW。Tray 的设计大幅提升机柜空间利用率，但安全冗余减小 导致多物理场效应增强；此外，B200 芯片（1000W）相对 H100 芯片（700W）功耗上升， 局部热点温度增强，在系统本身对物理扰动更为敏感的情况下，进一步增强多物理场效应。

2）机柜层级：整机柜功耗、密度大幅提升。受到电源、散热及空间限制，过去单个 19 寸机架内一般摆放 2-4 台 8 卡服务器（整机柜功率不超过 40kW）；而 NVL72 中搭载 18 个 Compute Tray 和 9 个 Switch Tray，共集成 72 颗 GPU，功率达到 120kW，除了供 电系统全面升级外，还需采用冷板液冷，将冷却液直接引至芯片冷板。 极高的机柜功耗密度将芯片级的多物理场效应扩展到了系统级，机柜系统面临更强的 多物理场效应。例如，热-力耦合下，芯片封装、PCB 的材料热膨胀系数不匹配可能导致翘曲、分层等致命故障，长期热循环载荷下，某些应力集中区域可能产生疲劳裂纹影响可 靠性；电-磁-热耦合对晶体管性能、信号/电源完整性产生致命影响。 传统分层设计失效，跨层级协同设计成为必选项。在NVL72的交付过程中，英伟达曾 因系统过热及引发的多物理场耦合问题延迟发货。为解决该问题，英伟达修改了 GPU 芯 片的顶部金属层和凸块结构，并使用了新的光罩；同时，对服务器机架的冷却设计进行了 多轮修改。我们认为，在系统级时代，需要跨层级、多尺度的多物理场协同分析与优化， 以提前发现问题、降低修正成本，保证芯片-PCB-整机系统的多维度的性能及稳定性。

当前，整机系统的电力驱动与智能化正成为推动芯片设计与整机设计协同。无论是 AI 算力基础设施，还是新能源汽车、机器人，其核心都依赖于电力驱动与密集部署的各类芯 片。这类“高电”场景在带来强大功能的同时，也导致了系统内电磁-热-力等多物理场效 应的复杂耦合，设计挑战已从单一芯片扩展到芯片、封装、模块乃至整机层级。例如： AI 数据中心 GPU 同步计算导致同步开关噪声，GPU 核心同步执行矩阵运算，会产生 纳秒级、千安级的巨大瞬态电流需求，类似于“共振”，剧烈的电流波动严重威胁计算稳 定性，通过将多物理场电源完整性仿真前置到芯片-封装-系统全环节，可前瞻性地优化 PDN 阻抗、规划去耦策略、布局关键元器件，在多个层级保障 AI 基础设施稳定运行。 在新能源车领域，“三电”通过高压电气网络紧密耦合，其中电控包含大量芯片及半 导体器件。在“高电”系统下，电池的功率波动、电机的高频开关噪声会与域控芯片、雷 达传感器的供电网络强烈耦合。在芯片-模组-整车的设计过程中，必须对电池-电机-电控进 行电-热-磁协同仿真，才能在虚拟环境中精准预测并规避共振、干扰和过热风险，从系统 层面保障所有精密电子器件在复杂工况下的稳定与可靠。

未来将有更多的系统开发需要多物理场仿真的跨层级的协同设计能力，芯片设计与整 机系统设计同步，EDA 与 CAE 工具走向融合。未来的芯片设计不仅是优化芯片本身，更 是要在设计早期就能虚拟验证和协同优化从硅片到系统的完整链路，从而从根本上保障整 机产品的设计成功率、运行稳定性与长期可靠性寿命。

1.2 EDA 工具：从单芯片 DTCO 向系统级 STCO 演进

根据前文所述，先进封装成为提升芯片性能的必选项，推动单芯片向 Multi-Die 芯片 转变；由此导致的多个系统层级的多物理场效应加剧，相应的仿真分析工具需求提升。 多物理场仿真的重要性提升体现在 EDA 工具横向与纵向两个维度的拓展。 横向：Multi-Die 芯片系统开启 EDA 工具“左移”趋势。3DIC 与 Chiplet 的兴起使芯 片成为多架构、多工艺节点、高密度的复杂系统，越来越多的问题在制造或封装后才暴露， 而根源则在架构与设计阶段就已埋下。因此，行业将部分制造封装环节的验证与仿真任务 前移至设计早期，在架构探索、RTL 设计阶段，就引入对信号完整性、电源完整性、热及 电热应力的分析。“左移”的本质是将制造、封装乃至系统级的验证与分析任务前移至设 计早期，通过早期预测物理失效来提升首次流片成功率，降低研发成本与周期。 传统 EDA 架构下，多物理场仿真主要用于设计后端的签核、以及先进封装等分散的 环节。在系统级时代，1）设计范式变革：设计重心从“逻辑时序”转向“物理可靠性”。 系统架构师必须在设计初期就考虑热、电源噪声、电磁兼容等多物理约束，使用数字孪生 进行系统建模与优化。2）多物理场分析引擎深度赋能各点工具：多物理场分析引擎需要 与逻辑综合、布局布线等核心设计工具链深度集成，形成物理信息贯穿始终的统一设计平 台， 这要求 EDA 工具提供更高层次的抽象模型以提升计算效率与精度。

纵向：从芯片层面外延至封装、PCB、整机等领域，支持系统级协同。除了芯片系统 本身的稳定性及性能外，“左移”趋势延伸到更宏观的层面。实际是将分散在先进封装、 PCB、整机系统等不同尺度的 EDA、CAE 仿真分析能力融合于统一 EDA 平台中，实现跨 层级、跨维度的设计协同与联合优化，以解决高密系统下高速互连带来的 EM 耦合、SI/PI 问题放大、热分布、热应力与可靠性挑战等，本质仍是验证与仿真分析的一体化与前移。

补齐传统 EDA，从单芯片 DTCO 延展到系统级 STCO。传统 EDA 在晶体管级的单芯 片设计上已高度成熟，通过 DTCO（设计与工艺协同优化）追求 PPA（功耗、性能、面积） 的最优；在系统级时代，PPA 仅代表局部最优，通过跨层级的 STCO（系统工艺协同优 化），才能实现全局最优。EDA 工具将逐步融合通过多物理场仿真能力，实现从芯片到封 装、从封装到系统的全链路仿真与优化。