2026年电子行业晶圆代工专题2：存储代工需求放量叠加产能转移，大陆本土逻辑代工景气度上行

存储厂商 CBA 架构渗透率逐步提升，逻辑代工需求 有望放量

（一）DRAM：制程微缩进展较慢，CBA 架构渗透率逐步提 升

DRAM（（动随随机存存存储器）为为主流失失性存储器件，与 NAND 闪存共同构 成现代计算系统的核心存储架构，其应用场景覆盖个人终端设备、数据中心服务 器及高性能计算集群等关键领域。从存储单元结构来看，DRAM 采用 1T1C（单 晶体管-单电容）基础架构。 在制程演进方面，DRAM 产业曾严格遵循摩尔定律发展规律，历史峰值时期其位 密度每 18 个月实现倍增，扩展速度一度超越逻辑芯片。然而受限于电容物理特性 （需维持临界电荷量），单元尺寸微缩自 2010 年代起显著放缓，传统光刻无法满 足其需求，过去十年间密度提升速度较慢。当前 AI 技术革命催生 GPU 算力爆发 式增长，内存带宽需求呈现指数级上升，产业界正通过先进封装技术（如 HBM） 突破传统架构限制，以应对 AI 时代的内存墙挑战。

当前产业界主要通过高带宽存储器（HBM）技术应对 AI 算力爆发性增长带来的 内存带宽需求。从成本结构来看，HBM 的单位存储成本显著高于传统 DDR5 内 存，其每 GB 成本达到标准 DDR5 的 3 倍以上，主要源于复杂的 2.5D/3D 堆叠封 装工艺和 TSV 互连技术带来的额外制造成本。 随着 AI GPU 算力持续升级，HBM 技术复杂度与成本压力呈现正相关增长趋势。 具体表现为：NVIDIA H100 GPU 中 HBM 成本占比已突破 50%，而在新一代Blackwell 架构中，这一比例进一步攀升至 60%以上。面对 HBM 成本困局，产业 技术演进呈现两条明确路径：其一是通过 4F² DRAM 技术突破平面微缩极限，该 技术采用垂直晶体管架构，减小单元面积实现存储密度质的提升；其二是发展 CMOS Bonding 技术，以此扩大 DRAM Array 部分面积来实现存储性能的提高。 未来有望进一步发展至真正的 3D DRAM。

DRAM 技术持续迭代，配套外围电路的工艺要求亦同步进阶。伴随 DRAM 制程 节点的不断推进，外围电路的技术规格随之日益提升，据 TEL 测算，DRAM 在 1b/1c 制程阶段，其外围电路将逐步导入 HKMG 工艺；2030 年起，随着 DRAM 制程进一步升级至 0c/0d 节点，外围电路将全面采用 FinFET 工艺。从工艺布局 来看，FinFET 工艺核心技术目前主要由逻辑代工厂商掌握，技术壁垒显著；而 HKMG 工艺方面，逻辑代工厂商的技术成熟度亦显著优于存储厂商，具备明显的 工艺优势，外围电路交给逻辑代工厂商的可能性将会更高。

据 YOLE 数据，DRAM 未来有望采用 4F²+CBA 技术方案混合，DRAM 在 4F²单 元架构实现平面结构微缩的基础上，行业内目前同步发展出 CMOS 键合阵列 （CBA）技术方案。该技术通过分离式制造工艺，将外围电路与存储阵列分别置 于独立晶圆完成加工，随后通过混合键合工艺实现集成。通过将 CMOS 电路转移 至专用 Logic 晶圆，CBA 架构有效释放了存储阵列的平面空间资源，为存储密度 的持续提升提供了新的技术路径。同时，泛林也在其 DRAM 技术演变图中表示， 未来在 DRAM 发展到 4F²时，外围电路将会以 Bonding 形式和存储列阵结合在一 起。

根据 YOLE 分析，DRAM 技术演进路径有望逐步引入 CMOS 键合阵列（CBA） 架构。该技术方案与 4F²单元设计相结合，预计将于 2028 年实现应用，届时头部 DRAM 制造商将通过 4F²+CBA 技术组合，在存储密度与性能指标上实现突破性 提升。相较于力积电 2023 年提出的 Logic-DRAM 3D chip 的方案，CBA 方案相 当于“DRAM 内部的分工”，将存储 array 和外围逻辑电路同一晶圆的两部分拆分 成两片芯片再键合在一起，本质上还是单一芯片，没有引入新功能，在性能和密 度上有所优化。

2025 年海力士发表相关论文，其首次成功演示了 4F² DRAM 阵列和 peri-under-cell (PUC)的集成，采用 vertical gate（（VG）单元晶体管和晶圆键合工艺，其 PUC 也是 将外围电路放在存储晶圆的正下方，海力士认为这种技术使连接更稳健，并且有 助于实现增强的阈值电压变化控制，是未来 sub- 10nm 的候选方案。

根据我们预测全球 DRAM 供需将会出现缺口，且 DRAM 产品价格会不断提高。 随着国产需求的不断提高，我们预计国内厂商长鑫存储的扩产速度将会大于海外 DRAM 制造厂商，且由于美国在先进制程设备上的限制，国内厂商有望提前一步 采用 CBA 架构。同时，随着 DRAM 的价格不断上升，DRAM 制造厂商更希望将 自己产能集中于 DRAM Array 部分，从而将 CMOS 逻辑晶圆代工部分交给外部 晶圆厂，以此避免在行业下行期，其逻辑产线的设备折旧给公司带来的压力。据 我们预测，在 CMOS 逻辑晶圆和 DRAM 晶圆以 1:1 的 bonding 关系下，DRAM CBA 架构在 2030 年将会给全球逻辑代工新增 71 万片的产能需求，其中本土逻 辑代工需求将会达到 49 万片。

（二）NAND：长存已采用 Xtacking 架构，海外大厂也逐步 跟进

3D NAND 闪存制造工艺复杂,对材料、设备和制程技术的要求极高。国际上，少 数几家领先的半导体企业(如三星、美光、海力士、铠侠等)通过持续的工艺创新， 成功将 3D NAND 闪存的堆叠层数从早期的 32 层提升至 200 层。经过数十年的 发展，上述企业在这一领域形成了技术和市场的双重垄断，占据了全球大部分的 市场份额。

尽管如此,在接口速度与带宽需求持续提升的市场需求下,3D NAND 闪存架构设计 亟需新的突破，海外厂商传统架构包含两种典型方案，一种是外围电路邻近存储 阵列的 PNC 架构，外围电路集成于存储阵列下方的 PUC 架构，但是其都会存在 存储阵列与外围电路工艺需求不兼容的共性问题。国内长存通过长达 9 年在 3DIC 领域的技术积累和 4 年的研发验证后，开发出了 Xtacking 架构，将存储阵列(array) 晶圆与外围电路(CMOS)晶圆并行制备、独立优化, 最终利用混合键合技术实现电 学互连. 这一创新架构不仅实现了存储密度和工艺可扩展性的进一步突破, 还显 著提升了接口传输速度。

晶栈 Xtacking 分别在两片独立的晶圆上加工 CMOS 外围电路和 NAND 存储阵 列，这样有利于选择更先进的逻辑工艺，从而让 NAND 获存更高的 I/O 接口速度 及更多的操为功能。当两片晶圆各自完工后，创新的晶栈 Xtacking 技术只需一个 处理步骤即可通过数十亿根垂直互联通道(VIA)将两片晶圆键合，合二为一。在传 统 3D NAND 架构中，外围电路约占芯片面积 20~30%，晶栈 Xtacking 技术将外 围电路置于存储单元之上，从而实现比传统 3D NAND 更高的存储密度，芯片面积可减少约 25%。同时，通过外围电路加工和存储单元独立加工，其生产周期也 会缩短 20%。

海外厂商开始逐步采用类似 Xtacking 的 CBA 架构。目前，铠侠已将 CBA 技术应 用于3D NAND产品线，其上一代技术采用CUA架构，该工艺需在已完成的CMOS 电路上层构建存储单元阵列，并通过高温热处理以提升存储单元可靠性。然而， 高温处理会导致 CMOS 电路晶体管特性劣化，因此 CUA 工艺在温度控制方面存 在显著限制，成为制约存储单元性能提升的关键瓶颈之一。

铠侠在新一代 NAND 产品中采用 CBA 架构，该技术通过分离 CMOS 电路晶圆 与存储单元阵列晶圆的制造流程，实现工艺优化。具体而言，CMOS 电路晶圆采 用适合逻辑器件的最佳工艺制造，而存储单元阵列晶圆则可独立进行高温热处理 以提升可靠性，无需考虑对 CMOS 电路的影响。这种双晶圆独立加工模式有效突 破了传统 CUA 架构的工艺限制，使 CMOS 电路与存储单元均能发挥最大性能， 最终实现存储密度的显著提升。

NAND 技术持续迭代下，配套外围电路的工艺要求同步提升。据 TEL 预测，2029 年 NAND 堆叠层数迈入 7xx 阶段时，其外围电路将全面导入 HKMG 工艺；在 此技术背景下，分离式制造模式（类 CBA 架构、Xtacking 架构）也可能成为更 优技术选择，NAND 的外围电路环节也有望交由逻辑代工厂商承接制造。