2025年通信行业深度报告：深度拆解CPO，AI智算中心光互联演进方向之一

1、 CPO 是一种新型的光电子集成技术

光电共封装（Co-Packaged Optics，CPO）是一种新型的光电子集成技术。光 电共封装基于先进封装技术将光收发模块和控制运算的专用集成电路（ASIC）芯片 异构集成在一个封装体内，形成具有一定功能的微系统。光电共封装技术进一步缩 短了光信号输入和运算单元之间的电学互连长度，在提高光模块和 ASIC 芯片之间 的互连密度的同时实现了更低的功耗，是解决未来大数据运算处理中海量数据高速 传输问题的重要技术途径。

单比特成本和功耗的降低需求持续催化 CPO 技术发展。根据 Cisco 数据，2010 —2022 年全球数据中心的网络交换带宽提升了 80 倍，背后的代价是交换芯片功耗 增加约 8 倍，光模块功耗增加 26 倍，交换芯片串行器/解串器（SerDes）功耗增加 25 倍。由于光接口依赖于数模混合的 SerDes 技术，其能效演进低于 ASIC 部分， 光接口的单比特成本和功耗下降的速率远落后于交换机 ASIC 部分，为了进一步降 低功耗，需要通过缩短 SerDes 的距离或者减少 SerDes 的数量来降低功耗，因此在 光互联的系统结构上出现了很多新型技术如 OBO、NPO、CPO 等。

1995 年以来，可插拔光模块已被行业广泛使用，这些可插拔光模块安装在 PCB 边缘，ASIC 在封装基底上，PIC/EIC 与 ASIC 芯片之间的距离是最远的，走线较长， 寄生效应明显，存在信号完整性问题，且模块的体积较大、互连密度低、多通道功 耗较大。 2018 年以来，板载光学（OBO）将光模块的关键组件，如光引擎/电引擎安装在 与封装 ASIC 相同的 PCB 上，并围绕封装 ASIC 的四周排列，该方案使用 PCB 来连 接封装 ASIC 和光引擎/电引擎。较可插拔光模块方案，PIC/EIC 与 ASIC 之间的距离 缩短，功率和电气性能方面有所改进。目前 OBO 已被部署于在特定需要比可插拔光 学更高带宽密度的场景中，如 IBM Power775 互连和 Atos/Bull BXI 互连等，且多基 于多模光学。COBO 联盟完成了一个针对板载光学的 MSA，包括关于八通道和十六 通道（电气）板载光模块的规格，每通道最高可达 56 Gb/s。 2020 年以来，业界提出近封装光学（NPO），将光引擎放置在与封装 ASIC 相邻 的可选光学基板旁，集成在同一高性能基板上，使用高性能基板来连接封装 ASIC 和 光引擎。根据 OIF 定义，NPO 中 ASIC 和光学之间的长度可以达到 150mm，同时将 信道损耗限制在 13dB 以内。 2023 年以来，自 Intel 和,Broadcom 推出 CPO 产品后，CPO 得到进一步重视， 其中光引擎（不包括光学基板）被放置在 ASIC 芯片的同一共封装基板的四周。此前 业界已开始围绕 CPO 标准的建立共识，其中美国、中国和欧洲在标准化倡议方面走 在了前列，包括光互联论坛（OIF）、机载光学联盟（COBO）、国际光子学与电子委 员会（IPEC）和中国计算机互联技术联盟（CCITA）在内的组织在实施 CPO 标准方 面取得了实质性进展，根据 OIF 规定，CPO 将光引擎和 ASIC 的距离限制在 50mm 以内，信道损耗限制在 10dB 以内。由于跨度更短和损耗降低，CPO 具有更低的功 耗。根据 Broadcom 的数据，可插拔光模块的功耗从 15pJ/bit 到 20pJ/bit 不等，而 CPO 系统的功耗可以降低 50%以上，达到 5pJ/bit 到 10pJ/bit 的范围。仿真结果表明，使 用全对全通信模式时，时间缩短了 40%。通过在交换机和服务器中实施 CPO 技术， 可以将网络容量增加 2 倍，同时将交换机数量减少 64%。

2、 CPO 的深度拆解：或带动硅光光引擎、CW 光源、光纤、 FAU、MPO/MTP 等需求增长

CPO 方案通过将光引擎与交换芯片近距离互连，相较于传统可插拔方案具有高 带宽、低延时、低功耗、小尺寸等优点，同时利用基于硅光的光引擎，CPO 使用经 过验证的半导体制造技术和设计工艺实现了高水平的光学和电气设备集成，有望实 现规模化生产、可靠性提高和成本的降低。 从器件构成上来看，相较于采用分立式器件的传统可插拔光模块，主流 CPO 方 案中由于硅光光引擎的引入，除激光器外，大部分已实现了多种光电器件的硅基集 成：

有源器件方面，激光器部分，传统光模块发射部分中的 EML 光芯片功能被解耦 成光源和调制器，目前 CPO 多采用基于 CW 激光器的外置激光光源（ELS），一方面 较 EML 激光器芯片可获得成本上的优势，且减少散热影响，另一方面外置激光器方 案与硅光芯片的耦合带了新的挑战；调制器部分，CPO 中采用集成与硅光芯片上的 硅光调制器，包括马赫-曾德尔调制器（MZM）、微环调制器（MRM）等方案；探测 器部分，传统光模块接收部分中采用分立的 PIN/APD 光电探测器，在 CPO 中同样集 成于硅光芯片上的 Ge-Si 光探测器成主流方案； 无源器件方面，除隔离器和 FAU 连接器外，硅光芯片替代了大部分传统光模块 中的无源器件，传统器件中的透镜和大型组件都被取代，陶瓷、铜等材料用量大幅 降低，晶圆、硅光芯片等电子材料占比提升，价值向硅光芯片、硅光引擎转移，整 体有望进一步实现工艺简化和成本控制，同时硅光器件更高的集成密度带来了芯片 尺寸的大幅缩减，相较于传统光模块具备小型化优势； 电芯片方面，传统可插拔光模块方案中的 DSP、TIA、Driver 等电芯片或被进一 步集成，CPO 中单片 CMOS EIC 有望成为重要发展方向。

从互连架构来看，在电气连接上，通过引入更适合短距离场景 XSR SerDes，实 现对电气接口的优化；在连接零部件上，CPO 相较于传统可插拔方案光互连取代铜 互连，因此在交换机内部引入额外的光纤及光纤连接器，主要包括 ELS-光引擎段、 光引擎-前面板段，同时前面板原光模块的电气接口转为光互连的光纤连接器。

2.1、 硅光光引擎是 CPO 技术核心之一

CPO 作为一种光电器件的先进封装技术，涉及系统架构、芯片制造和封装的升 级，从运行原理上看，无论与 ASIC 的接近程度如何，实现光电转换的高性能光引 擎（PE/OE）都是 CPO 技术的核心。光子 IC(PIC)和电子 IC（EIC）组成光引擎， PIC 和 EIC 通过光引擎的电气接口连接。光引擎还通过其光接口光纤耦合器接收和 传输光。来自激光二极管的未调制光首先通过源光引擎中的光纤耦合器耦合到 PIC。 在通过驱动器控制调制器（MOD）后，携带信息的调制光信号通过光纤传输到目标 光引擎。光信号由 PIC 中的光电探测器（PD）检测并转换为电流。在 EIC 中，电流 信号通过跨阻放大器器（TIA）被放大并转化为电压信号。最后，电压信号通过电气 通道从 EIC 传递到目标 ASIC。

2.1.1、 光引擎平台：硅光技术是目前 CPO 光引擎的主要解决方案

目前 CPO 光引擎主要的技术路径分别是基于硅光的技术路线和基于 VCSEL 的 技术路线。硅光子集成技术因其集成度高、CMOS 工艺兼容已成为 CPO 光引擎的主 要解决方案。 VCSEL 方案在成本和功耗方面为超短距离传输提供了明显的优势，但整体目前 仍处于研发阶段。功耗方面，VCSEL 具有优异的功耗特性（＜5Pj/bit），基本可满足 100m 以内的互联需求，后续通过器件进一步升级为少模或单模的 VCSEL，也有望 能够实现 km 级互联长度。速率方面，当前，VCSEL 较为成熟的器件为 25GBaud 量 级，同时随着 VCSEL 调制速率的增加，芯片的可靠性降低。在 56GBd 的情况下， 暂无稳定可靠的大规模集成 VCSEL 阵列，后续 50GBd 有望在近几年成熟商用，虽 然带宽发展趋势上略慢于硅光技术，但 VCSEL 技术可以通过外置合分波器实现波分 复用以提高单纤容量，也可以通过阵列化的 VCSEL 器件/PD 器件配合多芯光纤 （~40um 芯间距）实现大容量传输。工艺方面，其主要挑战在于封装，不同公司的 封装解决方案通常涉及使用焊盘栅格阵列（LGA）封装将光学引擎连接到印刷电路 板（PCB）。将驱动器和 TIA 放置在尽可能靠近 VCSEL 和 PD 的位置至关重要。此 外，通过集成多通道 VCSEL 和 PD，对系统的可靠性和维护性进行了测试。

当前参与 VCSEL CPO 研究和开发的主要组织是 IBM、惠普、富士通和古河。 IBM 研究院和 Coherent 于 2022 年联合开展 MOTION 项目，项目专注于创建紧凌的 光学模块，将多个波长集成在单个芯片，该模块采用了尺寸为 1.64mmx4.64mm 的芯 片，没有在电子芯片内合并重新定时功能，有效地服务于低延迟应用场景。电子芯 片、VCSEL 和电源传输（PD）芯片使用 flip-mounting 安装技术贴在玻璃基板上，在 最大速度下，考虑到两端的电连接器，MOTION 收发器的功耗为 4pJ/b，约为 800gOSFP（FR4）模块的 1/5；惠普的 4 通道 CPO 系统于 2020 年开发，包括 990/1015/1040/1065/1090nm 的 5 种波长的 VCSEL 激光器；富士通于 2022 年宣布的 VCSEL CPO 系统采用 16 通道 VCSEL 和 PD 阵列。为了实现与多芯光纤（MCF）的 耦合，VCSEL 和 PD 排列成弧形，相邻通道之间的距离为 40um。1060nm VCSEL、 驱动器和 TIA 芯片通过 interposer 连接；Furukawa 的 VCSELCPO 解决方案采用两组 4 通道 VCSEL 和 PD 阵列，驱动器和 TIA 芯片分别位于 VCSEL 和 PD 的两侧，光学 和电气芯片都直接贴在基板上，并通过引线键合连接。

硅光子集成技术是基于硅和硅基衬底材料，利用现有 CMOS 工艺进行光器件开 发和集成的新一代技术。硅光利用硅和硅基衬底材料（如 SiGe/Si、SOI 等）作为光 学介质，通过集成电路工艺来制造相应的光子器件和光电器件（包括硅基发光器件、 调制器、探测器、光波导器件等），这些器件用于对光子的激发、处理和操纵。 从技术特点来看，硅光技术结合了集成电路技术的超大规模、超高精度制造的特性和光子技术超高速率、超低功耗的优势，以及基于硅材料的本身特性，硅光子 技术主要具有高集成度、高速率、低成本等优点。 从功能结构来看，在硅光的光子集成回路（PIC）中，主要包括光的产生、路由、 调制、处理和探测。其核心器件主要包括：激光器（负责将电信号转化成光信号）， 光调制器（负责将光信号带宽提升），光探测器（负责将光信号转化成电信号），（解） 复用器件（负责将不同波长携带的多路数据合并或分开）、光波导（负责光信号在硅 基材料上传输），光栅耦合器（负责与对外连接的光纤对准降低插损）等。 作为当前 CPO 技术的主流方案，硅光技术本身仍然面临诸多挑战，如片上光源、 波导损耗、光学耦合、温度影响等硅光器件性能问题、测试流程方法挑战和缺乏标 准化方案等。目前硅光 CPO 的讨论多集中于光源、调制器、封装集成等技术路径的 研究。

（1）光调制器是将调制信号加载到光波导上的器件，在硅光 PIC 中是完成电 信号到光信号转换的关键器件。目前硅基调制器的 3 dB 带宽可以达到 67 GHz 以 上，可以支持单波 200 Gbit/s 以上速率的调制和传输。 根据调制方式，硅光 PIC 中的电光调制属于外调制方式，即激光器的注入电流 恒定，激光器输出连续光，调制信号加载到外调制器上，在电场的作用下，外调制 器进行光强和相位的调制； 从机制上来看，不同于传统光模块中的基于量子限制斯塔克效应（QCSE）的电 吸收调制器（EAM），由于硅的材料特性，目前硅光调制器多基于等离子体色散效应， 即通过外加电场对载流子浓度进行操控并以此来改变材料折射率，常见的等离子体 色散效应包括载流子注入、载流子积累和载流子耗尽机制，其中载流子耗尽型 PN 结 由于能够同时实现高速率和调制效率，研究热度逐步上升； 从结构上来看，较为常用的硅光调制器包括马赫-曾德尔调制器（MZM）、微环 调制器（MRM）、布拉格光栅调制器。MZM 利用折射率的变化操控两个光波的相对 相位，并通过相长或者相消干涉的原理实现对光波幅度的调制；微环调制器和布拉 格光栅调制器是在有谐振结构的调制器中用折射率的变化操控谐振条件改变谐振波 长，使得调制器可以在给定波长下实现谐振状态的切换。

马赫-曾德尔调制器是近十年来研究最多的硅光调制器之一，一般被认为是提高 下一代数据中心光网络、5G 光模块速率的主要方案。MZM 最大优点是工作带宽是 全带宽，并因此得到了广泛的应用，但由于基于干涉调控，尺寸较大（百 um 量级）， 实际应用中长度一般大于 2 mm，另外反向偏置的载流子耗尽型调制器功耗较高； 微环和布拉格光栅基于谐振，尺寸可以相对较小（几十 um 量级），微环调制器 凭借其高品质因子(Q 值)的环形谐振腔结构，可以实现极高的集成度与低能耗（驱压 小），适合用于光波分复用系统，但是微环调制器高 Q 谐振腔要求较窄的光学带宽（典 型如 100pm），制造误差容忍度小，温度敏感性较高，同时微环调制器的谐振峰是周 期性的，调制器级联时不同信道之间容易串扰；布拉格光栅调制器是单模谐振，因 此在工作波长附近仅有一个谐振峰，信道之间不易串扰，但布拉格光栅调制器中光 栅固有的反射光会对入射端口其余器件造成不良影响，因此很大程度上失去了外调 制优势。

（2）硅基波导光学耦合技术主要用于解决硅基集成光电芯片上的光信号同外部 光信号互连的问题，是硅基光电芯片封装的关键技术。实际应用中，单模光纤和光 波导之间的高效耦合也是制约硅光子芯片规模化应用的一个难题。光波导中的模场 尺寸通常小于 1μm，单模光纤中的模场直径一般是 8~10μm，两者模场尺寸间的差 异导致了较低的耦合效率和较大的耦合损耗。通过设计不同结构、不同材质的光耦 合器件，使片上硅波导的光模场同单模光纤的光模场耦合相匹配从而达到最优的光 耦合效率，通常使用端面耦合以及光栅耦合两种方式。 端面耦合是通过应用端面耦合器，使得光信号直接在硅基波导的横截面和光纤 的横截面直接相耦合。端面耦合器的优点是是耦合损耗小、光学带宽大，而且能够 在不改变光路的情况下进行对准，但在制备上工艺难度大、制作容差小，需要特殊 的端面抛光。端面耦合器一般有正向楔形、反向楔形、三叉戟结构，目前常用的结构为反向楔形； 光栅耦合器是通过光栅的衍射效应把光耦合至光波导，优点是尺寸小、对准容 差大，可以放置在芯片的任意位置，有利于晶圆级测试，缺点是偏振敏感、波长敏 感、插入损耗大，不适合光子集成。

2.1.2、 光引擎集成：CPO 技术将增加先进封装工艺需求

核心光引擎的集成方案对系统的功率、性能、面积和成本有着深远的影响。随 着半导体封装技术的演进，光引擎集成及 CPO 技术路径多样，整体发展方向包括： 功率，实现效率的优化；性能，提高带宽，缩短通信长度；面积，满足 HPC 芯片所 需的要求，以先进封装实现更小尺寸；成本，通过不断减少替代材料，提高制造效 率。 从集成方案来看，光引擎异构集成是当前主流选择。光引擎中 EIC 和 PIC 可以 单片集成或异构集成。单片集成是指在同一个平台上(比如 SOI 衬底)同时制备光器件 和电器件,两种器件之间的电学互连通过芯片内部的金属实现。单片集成结构因为 PIC 和 EIC 在同一个管芯中,PIC 和 EIC 之间的电学互连大大缩短,从而减小了 RC 时 间常数以及电学损耗对信号传输的影响,功耗也得到了降低，因此单片集成可以实现 高数据速率和功率效率，基本避免了 EIC-PIC 接口上不需要的电寄生元件，但由于 EIC 的性能本质上是由器件缩放决定的，而 PIC 则不是，因此 EIC 通常需要最先进 的逻辑节点，而 PIC 则不需要，EIC 和 PIC 之间的技术节点差异使得单片集成很难 成为当前经济可行解决方案。 从封装结构上来看，光引擎的异构集成根据封装技术进一步可分为 2D、2.5D 和 3D 封装，CPO 便是 ASIC 芯片与光引擎进一步异构集成。整体来看，CPO 技术将 增加先进封装工艺需求，目前封装工艺仍是限制 CPO 技术发展的主要因素之一，其 中先进封装技术是指一种采用先进的设计思路和先进的集成工艺技术，如硅通孔 （TSV）、重布线（RDL）、倒装（Flip Chip）、凸点（Bumping）、引线键合（Wire bonding） 等对芯片进行封装级重构，能有效提升功能密度的工艺技术。

（1）2D PE CPO：2D 封装是将光子集成电路 PIC 和集成电路 EIC 并排放置在 基板或 PCB 上，通过引线或基板布线实现互连。2D 封装的优点是易于封装、灵活 性高。电子集成电路和光子集成电路都可以使用不同的材料、不同的工艺单独制作。 但由于热应力等因素，引线和芯片之间的连接点可能会移动或疲劳，导致封装故障， 同时引线键合通常需要相对较高的弧高，以允许芯片和基板之间或芯片和芯片之间 的循环连接，因此并不利于小型化设计。 基于 2D PE，PIC 和 EIC 所在光学基板（可选）进一步与 ASIC 芯片通过使用μ bump 或 C4 bump 并排集成在同一共封装基板上，将共封装基板使用 BGA（球栅阵 列）焊球连接到PCB上，其中共封装基板可替换为TSV Interposer或Organic-interposer 并通过μ bump 连接，亦或于 Interposer 和 PCB 之间再增加了一个封装基板。

（2）2.5D PE CPO：2.5D 封装将 EIC 和 PIC 均倒装在中介层（Interposer）上。 通过中介层上的金属互连 PIC 和 EIC，中介层与下方的封装基板或 PCB 板相连。2.5D 集成封装尺寸介于 2D 集成和 3D 集成之间，尺寸大于 3D 集成封装，并且由于信号 须通过两次凸点，信号性能会有所下降，2.5D 封装具有更高的互连密度和更低的功 耗。根据所用转接板的材料不同，基于 2.5D 封装技术可进一步可分为基于硅基 Interposer 的 CPO、基于有机 Interposer 的 CPO，基于玻璃 Interposer 的 CPO 和基于嵌入式多芯片互连桥接（EMIB）的 CPO。

硅基 Interposer 方案包括全无源硅晶圆和局部硅桥。全无源硅晶圆的硅基 Interposer 利用硅晶圆加工技术，可以制作更小线宽的互连线，布线密度高，可以实 现光电芯片的高密度引脚互连，且由于与芯片材料相同，热膨胀系数失配小，能减 小封装翘曲，提高可靠性；另一方面，硅基 Interposer 同样存在两个主要问题：(1) 成本高，TSV 生产采用硅蚀刻工艺，硅-硅通孔需要氧化绝缘层并维持薄晶圆；(2) 电性能差，硅材料是半导体材料，在传输线传输信号时，信号与衬底材料有很强的 电磁耦合效应，衬底内会发生涡流现象，导致信号完整性较差。 由于硅在材料和制造方面面临着成本的挑战及封装面积的限制，局部硅桥的形 式日渐增加，硅桥的异构集成中， ASIC、EIC 和 PIC 之间使用μ bump/无凸点的 Cu-Cu 混合键合连接的硅桥连接，同时 ASIC、EIC 和 PIC 使用μ bump 或 C4 bump 连接到共封装基板上。 EMIB 是英特尔的一种 2.5D 封装技术，通过在有机基板中嵌入薄硅桥和多层 后道互连，实现局部物理互连，术可实现高密度多芯片封装（mcp）的异构集成，用 于逻辑存储器和逻辑到电子收发器之间的连接，相比硅 interposer 的 CPO，EMIB 避 免了 TSV 转接板导致的信号完整性问题，并且占用更小面积，既保证了 FPGA 与 光电子芯片之间的高速、高密度通信，又有效减少了封装尺寸，有望实现成本和性 能的平衡，具有正常的封装良率、不需要额外的工艺、设计简单等优点。但 EMIB 很难在每个进程之初就跟上先进技术的步伐，且 EMIB 端器件之间可能存在差异， 例如 FPGA 和 HBM 之间收发器的电气特性和制造工艺存在差异，从而导致两端发热 不均匀等一系列问题。

有机封装则利用有机基板作为基材，具有成本低、可弯曲等特点。有机材料具 有低于硅的介电常数，有助于降低封装中的 RC（阻容）延迟，是硅更具成本效益的 替代品，但与硅基封装相比，其相同水平互连功能的减少限制了其在 HPC 应用中的 采用。

此外韩国 Lipac 公司在 2021 年推出了一种基于 FOWLP 技术的新型混合 CPO 技 术，PIC 和 EIC 嵌入在环氧模塑料（EMC）基板中，通过 RDL 层实现光电互连。FOWLP 技术有助于促进小尺寸封装和大规模生产能力，在尺寸和生产能力方面具有优势， 通过消除引线键合提供了更高的速度设计能力，并减小元件芯片的焊盘尺寸来优化 光学和电气设备芯片，另一方面，FOWLP 的复杂工艺包括晶圆重构、成型、重新布 线等，对封装可靠性有较大影响，面临如晶圆重构的高精度定位、环氧模塑料和其 他材料的热膨胀系数匹配等挑战。

玻璃材料具有高透光性、低损耗的电气互连特性和出色的尺寸稳定性，与硅材 料相比，玻璃的杨氏模量更大，其硬度更大，玻璃的热膨胀系数还可以与 Si 和 PCB 板相匹配，减少系统内部的应力，因此玻璃基板可以更好地解决大尺寸芯片的翘曲 问题，从而提高系统的良率和可靠性。 由于玻璃材料的易碎性和化学惰性，玻璃通孔 3D 互连技术发展仍面临一些困 难，包括：（1）部分现有 TGV 实现方法会损坏玻璃并导致表面粗糙；（2）TGV 需 要高质量的填充技术，与 TSV 不同，TGV 孔径较大且多为通孔，电镀时间和成本会 增加；(3)与硅材料相比，由于玻璃表面光滑，对常用金属（如 Cu）的附着力较差， 容易造成玻璃基板与金属层之间的分层，导致金属层卷曲甚至脱落；（4）玻璃的散 热能力较差，因此需要考虑合适的散热方案。总的来说，玻璃 Interposer 的主要缺点 是其生态系统尚不成熟和目前缺乏大规模生产能力。 2013 年，美国佐治亚理工大学基于双面玻璃 Interposer 实现了高性能、高密度的 CPO，方案采用了一块 150 μm 厚的超薄玻璃 Interposer，PIC 和驱动芯片及 TIA 倒 装在玻璃 Interposer 上，光通过 Interposer 上的有机透镜聚焦到 Interposer 背面的波导 中，与光纤耦合，电信号通过在玻璃 Interposer 上的金属通孔（TGV）引出。 2023 年，Corning 实验了包含光波导的玻璃基板，以实现光电共封装。玻璃基板 的核心组件包括玻璃通孔（TGV）、SiN 波导、用于将 PIC 与 SiO2 波导耦合的绝热 耦合器和光纤连接器。在玻璃基板上集成了 RDL 层，以在 chiplet 之间建立高速电通 道。TGV 接头用于供电和接地，同一衬底上所有高分辨率线的薄膜加工简化了制造 和组装，与有机衬底上的 2.5D Interposer 或 EMIB 配置相比，有可能降低整体封装成 本。此外，玻璃基板集成了玻璃顶表面下的平面离子交换（IOX）光波导，提供了一 个战略性的光学接口，允许封装的 PIC 直接瞬态耦合，以实现更低的损耗。

（3）3D PE CPO：3D 封装技术将光电芯片进行垂直互连，不仅能实现更短的 互连距离、更高的互连密度和更好的高频性能，还能实现更低的功耗、更高的集成 度和更紧凑的封装，基于 3D 封装的 CPO 技术也是目前 CPO 技术研究的热点和趋势。 从结构上来看，PIC 和 EIC 的多种 3D 异构集成同样是μ bump、C4 bump、Cu-Cu 互联、TSV interposer、Organic interposer、面对面堆叠、背对背堆叠的排列组合。

基于 3D 封装的光引擎，ASIC 芯片可通过 Interposer/基板/硅桥与光引擎互联， 或者以其中PIC 作为 Interposer，再通过金属互联和 TSV实现水平和垂直的电气互连。

2.2、 光源：ELS 是当前硅光 CPO 的主流选择

目前外部激光源 （ELS）是硅光 CPO 的主流选择。基于硅光 CPO，由于硅材 料间接带隙的能带结构使得它无法实现高效率的片上光源，因此在硅基光电子芯片 中其光源器件仍然需要依赖 InP/GaS 材料的半导体激光器。当前主流硅光 CPO 将连 续波（CW）激光器光源单独外置，作为高密度封装体的外围可插拔单元。这样的设 置有如下优点：一是实现了易失效光源元件的可更换和可标准化生产；二是激光器 的外置减少了硅芯片单元的散热压力，有利于系统稳定性；三是外部光源单元可以 灵活配置，如采用波分光源或者非致冷光源等。

输出功率和功耗是 ELS 的关键特征。激光源作为 CPO 核心器件之一，在 CPO 体系中激光器约占系统功耗的 10-20%，硅光 CPO 中 ELS 的引入带来更高的插入损 耗，这些损耗需通过增加 ELS 的输出功率来补偿。ELS 的输出功率主要由这几方面 决定：一是光引擎的链路预算、二是 CW 激光功率分配比、三是硅光引擎损耗，包 括调制器和耦合损耗。其中激光芯片的高输出功率是造成大部分功耗的根本原因， 此外，热电冷却器 （TEC） 消耗额外的电力来消散激光芯片产生的热量。

ELS 向着高功率、低噪声、低功耗方向发展。在整个 ELS 产品设计中，关键技 术包括耐高温大功率光源芯片，光路透镜耦合，电流源控制反馈等，其中在激光光 源方面，CW-DFB 激光器仍是目前 CPO 技术最优的外置光源选择。高功率方面，CPO 需要输出功率至少为 100mW 的高功率连续激光器来满足链路预算要求，提升 CW-DFB 激光器出光功率的主要措施包括增大光功率斜率效率、提高饱和电流和提 升单模工作电流范围，限制光功率升高的主要因素是热饱和现象和光学灾变损伤； 能源效率方面，高电光转换效率是高功率连续激光器的另一个理想特性，为了节省 功耗，CW 激光器的电光转换效率需要进一步提高，热效率高的 TEC 有助于降低 ELS 功耗，同时非制冷高功率激光器也可能是 CPO 光源的最终解决方案之一。２ ０２１年光通信行业标准组织发布了连续波－波分复用多源协议《CW-WDM MSA Technical Specifications Rev 1.0》，对基于硅基光子学的高密度共封装光学、光学计算 和人工智能等新兴应用的外置光源进行了初步的规范。该协议要求连续波的外置激 光器光源满足单模、高功率、低噪声、低功耗、连续稳定工作，对工作波长（O 波 段）、最高相对强度噪声（RIN）、最低激光器功率等都做了明确的要求。

ELS 正在逐步标准化。当前 CPO 系统中针对 ELS 做标准定义的主要有三个标 准组织，分别是 OIF(光互联论坛)定义的 ELSFP(External Laser Small Form Factor Pluggable)标准; IPEC(国际光电委员会)定义的 PELS(PluggableExternal Laser Source) 标准; CCITA(中国计算机互连技术联盟)定义的 ELS(External Light Source)。 在 OIF 的外置光源标准中，已经推出了直通 ELSFP 的定义，除了作为外置光源 模块为 CPO 系统提供光源外，还在模块前端(模块拉环一侧)增加了一个光纤连接器， 可以直接将 CPO 系统中光引擎模块的 TX 和 RX 信号引出到前端，作为光纤通道使 用，减少了系统前面板上的 TX 和 RX 光连接器，符合可插拔光模块的使用习惯。目 前直通 ELSFP 仍存在一些问题，如保偏光纤和单模光纤集成在一起的良率低，几乎 无法商用；DR4 和 FR4 应用由光引擎决定，CPO 光引擎无法实现 colorless，配置方 式不灵活。

2.3、 光学互联：CPO 光链路较可插拔方案引入额外的光纤及光纤连接器

CPO 内部光纤路由的处理也是 CPO 的一大挑战。从构成上来看，CPO 系统的 实现涉及各种组件的系统规模集成，包括光引擎、ASIC 封装、光纤阵列、大型体基 板、电源管理组件、热组件、路由光纤组件以及外部激光源等。在 CPO 内部，为最 小化电气路径的距离，从而最大限度地提高电气性能并降低整体 ASIC 功耗，光引擎 紧密围绕 ASIC 放置，CPO 内部光互连路径主要就是从光引擎到 CPO 交换机机箱内 部的前面板，其连接方法和连接类型都是影响信号、热量和布线密度的总体系统要 求的设计考虑因素，不同的设计选择及光纤离开光引擎的不同方向使得系统内部的 光纤布线进一步复杂化，同时在安装应用中，都需注意避免对光纤玻璃表面损坏、 大拉应力的应用以及破坏其涂层的完整性。

（1）光引擎端：根据不同封装工艺，可通过对光引擎接口进行设计保护措施、 更换组件，从而改良整个 CPO 交换机的良率和可靠性。组件和 CPO 的物理分离包 括电气、光学分离。 电插座方案，电气分离通常通过光引擎和 CPO 基板之间的插座来实现，该方案 下 CPO 工厂在焊接回流工艺后插入光引擎，避免将光引擎、光纤和连接器直接暴露 在高温下，从而提高了良率和可靠性，并可使用标准光学器件来降低成本，实现成 熟、多样化的供应链，但电插座方案在某个速度阈值下，可能难以保持信号完整性； 光分离方案，通常通过光引擎和板载光纤之间的光连接器来实现。实现光学分 离的一种方法是光引擎将一小段光纤末端与光纤连接器（即光纤尾纤）集成在一起。 由于光纤尾纤需永久熔接到光引擎，因此也必须与焊料回流温度兼容；另一种方法 是将光纤插座集成到光引擎中，消除了光纤和连接器暴露在回流焊温度下的情况。 与电插座式光引擎相似，允许使用标准光学连接器与插座配合。

硅光光引擎通过与光纤阵列单元（FAU）耦合实现光的进出。光纤阵列（FA） 是把光纤按照一定的间距排列固定起来形成的光器件，是光进出光器件的通道。光 纤阵列分为单芯光纤阵列（SFA）和多芯光纤阵列（MFA），多芯 FA 的制作涉及到 精确控制多个光纤之间的间距，需要一个精密的基底给光纤定位，最常用的是硅 V 型槽和玻璃 V 型槽，通过在 V 槽上涂抹紫外胶，用一个平整的小玻璃片将光纤压入 V 槽，固化后在 V 槽后的平台区涂上保护胶，最后将端面抛光成预定角度，从而完 成 FA 制作，光纤阵列通常有常规 FA 、45°光纤悬出 FA 、光纤转 90°FA 等。

（2）光引擎—前面板：需要不同长度的光纤来路由每个光学引擎，尾纤长度的 变化带来设计及安装维护的挑战。 中板/板载光互连解决方案：通过在 OE 和面板之间增加一个中板连接器，并提 供各种长度的跳线，尾纤长度可以减少到只有一个设计，可以简化光引擎在面板上 的安装，简化光引擎供应商的制造，并降低光引擎和附加尾纤损坏的风险。另一方 面，该方案会增加额外的连接器从而导致光损耗，由于潜在连接点数量的增加，CPO 组件将在设计中添加额外的光纤电缆和连接器，除了 CPO 解决方案中包含的电缆外，还增加了一组跳线电缆，可以使用更不敏感且易于清洁的气隙或扩束连接器，来降 低这些连接的组装和维护相关的运营成本。

在光纤线束管理方面，还可以进一步引入光纤柔性板（Fiber Shuffle）、带状光 纤（Fiber Ribbon）、光缆捆束（Fiber Harness）、光纤带集线器（Fiber ribbon accumulator）、光纤预装盒等来提高光纤的可靠性。其中光纤柔性板提供了一种专 门的方法来管理电路板上的数百到数千个光纤，薄膜结构优化了空间，从而增强了 密集设备中的气流，同时它是可堆叠的，可以处理多层设计。

（3）ELS—光引擎：ELS 与光引擎的互联设计可分为 3 种类型：板载光学 （OBO） 设计、带光纤尾纤的前板可插拔设计（可插拔尾纤）和带盲插接光纤连接 器的前板可插拔设计（可插拔盲插）。三种 ELS 类型中的每一种都使用一组保偏 （PM） 光纤来连接到光引擎。 保偏光纤是一种特种光纤，它能够在光纤通信和传感系统中保持光的偏振状态。 这种光纤的设计和制造是为了解决传统光纤在传输过程中偏振态容易受到外部因素 如温度、弯曲和拉伸等影响而发生变化的问题。保偏跳线则通过精准的连接器键位 来实现偏振模态的耦合对准，保偏连接器是两根保偏光纤耦合的重要组件，确保两 根保偏光纤在耦合时的偏振模态保持偏振光原有的偏振状态。 保偏光纤的工作原理基于双折射现象，通过设计上的特殊处理，引入了强烈的 双折射，从而抵消了外部因素对光偏振态的影响；制造方法主要包括应力型和形状 型，结构主要有椭圆包层型、领结型和熊猫型等；保偏光纤的性能主要通过双折射、 拍长和消光比等参数来衡量，消光比越高，说明光纤保持偏振态的能力越强。 保偏光纤仍然面临着一些挑战，如保偏光纤的制造成本相对较高，且与标准单 模光纤相比，其衰减也更高；保偏光纤的拼接和终端处理也需要精确的操作，以确 保偏振态的正确对齐。

（4）前面板侧：前面板可以通过多种方式进行配置，具有光纤端口通道密度和 连接器类型的不同组合，同时需满足数据中心的运营需求，并协助开关盒的热管理， 特别是如果这涉及>1kW 系统的空气冷却。例如，51.2 Tbps 交换机盒的面板可以配 置为 32 个端口，每个端口的吞吐量为 1.6 Tbps，或 128 个端口，每个端口 400 Gbps，对所需的面板高度（机架空间）和可用于气流的面板表面产生影响。连接器 选择确定后，任何可用的剩余空间都可用于交换机面板上的冷却或其他组件，更高 密度的连接器配置都可以显著减少整体空间，为其他组件提供空间或将开关从 2U 减少到 1U 设计。 光纤连接器品种繁多，以 MPO/MTP 为代表的多芯连接器有望成为未来连接 器发展趋势。光纤连接器又称“光纤跳线”，属于一种光无源器件，是光通讯器件的 重要组成部分，主要用于光纤线路的连接、光发射机输出端口/光接收机输入端口与 光纤之间的连接、光纤线路与其他光器件之间的连接等，可实现低时延、超高速信息传输，应用场景包括光纤到户、数据中心、4G/5G 通讯等。光纤制造商根据应用 场景的不同推出众多类型的光纤连接器，如接口类型划分为 MPO/LC/SC/FC/ST 光纤 连接器，按光纤类型分为单模/多模光纤连接器等。整体来看，光纤连接器正朝着低 成本、标准化、高埠数、小型化、结构简化、易于安装的方向发展，特别是随着局 域网、数据中心和存储区域网络中的连接器增多，高密度与小型化将是未来连接器 发展的主要方向。 MPO/MTP 光纤跳线作为小型化和集成化发展下的产品方向，其一端或两端为 矩形状的 MT 插芯链接，通过一个插芯实现多芯光纤的并排链接。 MT（Mechanical Transfer）插芯是 MPO 光纤连接器的核心构造元素，通常用于 实现多芯光纤的连接，其关键技术包括塑料成型插芯、金属导向销、插芯端面研磨 抛光技术和检查技术等，对精度的要求较高。插芯一般按照金属铸模结构采用注入 成型法，由模槽前方的 V 形槽确定及固定中心销位置而制造成型。MT 插芯通过导 针和导针孔进行精准连接，确保了光纤连接器的高密度、高速度传输。

总的来看，与使用可插拔光模块的光链路相比，使用 CPO 的光纤链路包含更多 的光纤连接器。这些附加连接器包括 CPO 交换机面板上的连接器以及任何中板连接 器。必须仔细考虑这些连接器的特性，以确保 CPO 共封装的光学器件满足可与可插 拔模块互操作；向后兼容已安装在数据中心的结构化布线。

2.4、 电气互联：CPO 中单片 CMOS EIC 或成发展方向

随着数据中心核心交换机的聚合带宽达到 51.2 Tb/s，由于交换机前面板的有限 空间有限以及 SerDes 和交换机 IC 之间的通道损耗过大，传统可插拔光模块面临 更多挑战，CPO 通过交换芯片和光引擎的共封装，在消除交换机前面板的带宽密度 限制的同时，封装内毫米级的电气链路也可以产生更小的损耗，并进一步简化 SerDes 设计和降低功耗。 不同的 SerDes 模块针对不同的距离进行了优化。SerDes 串行互连技术采用差 分信号传输方式实现数据的高速传输，具有功耗低、抗干扰强、速度快的优点。根 据发射端与接收端之间的距离，互连的 SerDes 技术可细分为长距（LR）SerDes、中 距（MR）SerDes、短距（VSR）SerDes、极短（XSR）SerDes 和超短距（USR）SerDes。 总的来看，高速 SerDes 演进的核心动力为用尽量低的功耗、面积及链路成本解决好 尽量高速率下的横向时序和纵向信噪比的信号完整性问题，包括纵向信噪比下的数 据均衡设计、横向时序下的时钟定时设计和高速率下的宽带扩展设计，在实际应用 中，封装产品根据不同项目产品的需求选择合适的 SerDes 类型，以实现成本与带宽 的平衡。 在 CPO 中，ASIC 和 CPO 光引擎之间的电气互连没有连接器（可能有高性能 插座），该电气通道使用封装或 Interposer 走线来实现良好的信号完整性，其电气通 道的信号完整性由通道布线、插座性能和封装寄生决定。有多种电气接口选项可用 于 CPO 中电气互联，其电气接口的选择取决于插入损耗、连接器的使用和互连的信 号完整性。

高速 CPO 中 DSP 功能或仍不可或缺。在传统光模块中，随着通道速度达到 50 Gb/s 及以上，在 NRZ 上引入了 PAM-4 调制方案 以节省一半的带宽，其中大多数后 端功能（如 CDR 和 SerDes）都合并到 CMOS PHY 芯片（有时也称为 DSP）中， 其中还引入了密集的数字均衡，以补偿 PAM-4 信号中信号完整性的恶化。 面对未来 224Gb/s 高速率通信系统的众多实现方案，其中两类 CPO 架构可供参 考，一种是交换芯片 Die 上引出短距的 XSR 接口，通过 XSR 接口与芯片基板上的光 部分进行电气互连，用于信号调制的 DSP 部分与光部分放在一起，另一种则是将 DSP 部分进一步集成到交换芯片 Die 上，从而简化芯片基板上的光部分，降低芯片内部 光部分的功耗。在第一种架构中，重定时芯片的主机侧通过 XSR SerDes 连接到 ASIC，重定时芯片的线路侧通过 LR SerDes 连接到光引擎。

主机端 XSR SerDes 通过缩短两个通信芯片之间的连接距离来优化功率效率、 集成密度和传输延迟。以 56–112 Gb/s PAM4 XSR SerDes 为例，发射器通常采用模 拟混合架构或 5 位 DAC 拓扑结构，带有 CMoS MUX，多个分接 FFE 和 SST 驱动架 构，以实现数据序列化，波形失真和输出驱动。接收器通常采用简单的连续时间线 性均衡器（CTLE），然后是 VGA 和几个切片器，直接提取原始传输的数据。与传统 收发器类似，XSR SerDes 也需要一个公共锁相环和一个本地 CDR 来自适应跟踪最 佳采样点。总体而言，XSR SerDes 的主要特点是利用简单的 RX 端 CTLE 与 TX 端 FFE 相结合，实现高功率效率和低代码错误率，同时处理相对较低的信道损耗。 线端 LR SerDes 主要处理非理想因素，如有限带宽、线性调频效应、噪声、色 散效应和器件的非线性。LR 的均衡部分与 XSR 相比更加复杂，因此在设计时应确 保误码率和能耗比之间的平衡。发射器通常是由 FIR 滤波器、MUX、多个分接 FFE 和 DAC 驱动器组成的 DSP。DAC 驱动器有 SST 形式和 CML 形式。接收器主 要由 CTLE、VGA、ADC 和一个具有校准、均衡和时钟恢复功能的 DSP 组成。公 共 PLL 和本地 CDR 用于确定最佳跟踪采样点。

单片 CMOS EIC 或成为重要发展方向。对于需要极高集成度和功耗的 CPO 应 用来说，一方面，EIC 单片集成方法或是不可避免的，这需要将模拟 TIA 和 Driver 进一步集成到 CMOS EIC 芯片中，另一方面，这要求接收器设计技术从模拟优化的 SiGe 转向数字优化的 CMOS，需要克服噪声、带宽和线性度等问题的技术挑战。总 的来看，随着这些技术与低功耗和低成本的 CPO 本征优势相结合，单片 CMOS 电 子器件或成为未来重要发展方向。

3、 AI 光通信时代，CPO 迎三大产业变化

3.1、 变化 1：硅光技术加速发展，CPO 硅光光引擎不断成熟

硅光光引擎作为 CPO 的技术核心，在 AI 光通信时代加速成熟。硅光技术是实 现光子和微电子集成的理想平台。在当前“电算光传”的信息社会下，微电子/光电 子其技术瓶颈不断凸显，硅基光电子具有和成熟的 CMOS 微电子工艺兼容的优势， 有望成为实现光电子和微电子集成的最佳方案。硅光光引擎作为当前 CPO 光引擎的 主流方案，硅光技术的成熟有望进一步带动 CPO 的发展。

（1）从硅光技术应用来看，硅光技术作为硅光光模块、CPO 和 OIO 光引擎底 层技术，高速时代基于硅光光通信的拓展，有望进一步催化硅光光引擎技术成熟。 硅光作为光通信技术，有望充分受益于 AIGC 的发展，硅光子技术在数据中心中芯 片侧的 OIO、设备侧 CPO、设备间光模块以及数据中心间的相干光通信都有望迎来 进一步发展。

在光模块应用中，在不同速率和距离的与传输距离下，硅光子技术相比 III-V 器 件竞争优势有演进的过程，随着大数据中心对联结带宽的不断升级，多通道技术成 为必须，高集成高速硅光芯片成为性价比更优越的选项，目前 800G 光模块已在全球 范围内逐步进入商用部署阶段。同时长期来看，我们认为随着硅光光模块低成本、 多通道大带宽的技术优点有望得到进一步凸显，硅光光模块的渗透率有望得到进一 步提升，特别是在 1.6T、3.2T 等高速时代，有望进一步促进硅光技术成熟，CPO 中 硅光光引擎有望得到进一步发展。 根据 Lightcounting 的预测，光通信行业已经处在硅光技术规模应用的转折点， 使用基于硅光光模块市场份额有望从 2022 年的 24%增加到 2028 年的 44%。据 Yole 预测，硅光收发器 2022 年市场规模约为 14.85 亿美元，2027 年市场规模有望合 计达 54.13 亿美元，其中 CPO 光引擎市场规模有望达 2.59 亿美元。

在OIO应用中，硅光方案高度契合OIO发展需求，OIO（In-Package Optical I/O） 是一种基于芯片的光互联解决方案，与计算芯片（CPU、GPU、XPU）集成在同一 封装中，旨在实现分布式计算系统中它们之间的无缝通信（跨板、机架和计算行）， 在相同能效情况下，OIO 的边带宽密度与 UCle、NVlink、PCIe 等电互连相当，但传 输距离远超电互连。OIO 基于光互连低延迟、高带宽和低能耗的特点，非常适用于 计算结构（即内存语义结构），有望成为为机器学习扩展、资源分解和内存池定制的 新数据中心架构的关键驱动力。硅光子技术目标就是在芯片上集成光电转换和传输 模块，使芯片间光信号交换成为可能：电流从计算核心流出，到转换模块通过光电 效应转换为光信号发射到电路板上铺设的超细光纤，到另一块芯片后再转换为电信 号，其本身具备尺寸小、功耗低、同 CMOS 工艺兼容、可集成、成本低等优点，且 由于采用与集成电路兼容的工艺制作，可方便地在电学芯片的内部引入硅基集成光 路，实现光通信电路与控制电路和驱动电路的紧密集成，进一步降低成本，因此硅 基光互连是实现片间光互连的理想平台。 我们认为，OIO 目前仍处于起步阶段，与计算芯片联合设计仿真优化，在物理 层和协议层方面都需要进一步创新，不同于 CPO 主要针对网络架构，针对计算架构 的 OIO 中硅光+Chiplet 或成为主流解决方案，头部芯片厂商及硅光初创公司/设计公 司企业不断投入研究，随着 AI 技术对算力的持续需求，芯片间数据传输不断增大， OIO 的技术优势有望不断凸显，与 OIO 技术通源的 CPO 技术也有望得到相应的重 视和发展。据 Yole 预测，OIO 市场有望从 2022 年的 500 万美元增长到 2033 年的 23 亿美元。

（2）从硅光发展节奏来看，全球企业积极推动硅光技术发展，硅光产业链进一 步完善。目前，硅光技术产业仍在发展，产业链不断构建，已初步覆盖了前沿技术 研究机构、设计工具提供商、器件芯片模块商、Foundry、IT 企业、系统设备商、用 户等各个环节。2010 年左右，硅光技术的研发体制开始由学术机构推进转变为厂商 主导。硅光子技术主要有以下几种发展模式：一是国家项目支持，如美国 2014 年发 布“国家光子计划”，出资打造集成光子工艺研究院，随后在 2015 年投资 6.1 亿美元 成立集成光子学创新机构 AIM Pho.tonics，组织产业链各环节共同打造标准化的集成 光子平台。全球其他相关研究项目和机构，如欧盟 Leti 硅光光模块量产研究计划等。 二是 Intel、IBM 等 IT 巨头的投入，Intel、IBM 从 2003 年左右开始致力于硅光子技 术研究，进行了长期、巨额投入。三是小型初创公司早期靠风险资金进入，后期被 大企业并购再持续投人，该模式已成为硅光子的一种重要发展模式。四是一些新崛 起的初创公司，如 Acacia、SiFotonics 等。

（3）从硅光产业机会来看，硅光方案景气度不断提高，硅光技术有望成厂商切 入 CPO 产业契机。第 25 届中国国际光电博览会（CIOE 2024）于 2024 年 9 月 11-13 日在深圳国际会展中心举办。在 AI 的拉动下，从光电芯片及光器件/光引擎到光模块 在向高速率方向快速升级，同时以硅光/CPO/薄膜铌酸锂/相干等为代表的新技术成熟 度不断提升，其中硅光技术成熟度和市场关注度显著提升，众多企业布局硅光技术。

会展上，旭创科技展示了 800G/400G 全系列硅光模块，并积极推广 1.6T 硅光方 案；新易盛 400G 和 800G 硅光模块均已经入量产阶段，最新的 1.6T 硅光模块也已经 完成开发，并进入样品阶段；华工正源的 1.6T OSFP DR8 光模块搭载自研单波 200G 硅光芯片，并表示沿着自研硅光芯片的技术路线，目前已具备从基于各种化合物光 芯片到器件、模块、智能终端全系列产品的垂直整合能力，下一步将布局 3.2T 及更 高速率的光模块、CPO 和光 I/O；源杰科技年初推出的硅光大功率激光器，25 毫瓦 的 100G DR1 搭配硅基的调制器，2024 年有机会实现小批量出货，50 毫瓦和 70 毫 瓦也已经送样，其中 70 毫瓦可以做到一分四，即做到 400G DR4 的规格；Sicoya（熹 联光芯）展出最新硅光技术及解决方案，包括 1.6T DR8 PIC、800G DR8 PIC、 800G2xFR4PIC、200G/lane PIC wafer 等产品，并现场进行单通道 200G 硅光产品的 性能演示；SiFotonics 同样展示了最新研发和量产的全系列硅光产品，包括 800G/1.6T AI/DC 智算互联应用的 200G Ge/Si PIN PD 和 4x200G SiPho MZM PIC，现场演示了 和 Anristu 硅光 PCIe 光互联解决方案，目前已创 7000 万硅光芯片交付新纪录。

3.2、 变化 2： 龙头厂商积极布局 CPO，进一步催化 CPO 产业发展

各大芯片厂商积极布局 CPO 技术，硅光 CPO 原型机不断推出。CPO 方案众多， 各大芯片厂商推出 CPO 方案，其中 Intel、Broadcom、Raonvus、AMD、Marvell、 Cisco 等均有在近年 OFC 展上推出 CPO 原型机，不断实现交换容量的提升和功耗的 降低，Nvidia 及 TSMC 等厂商也展示了自己的 CPO 计划。我们认为，一方面，其中 基于硅光光引擎的 CPO 技术为主流方案，有望充分受益于硅光技术的发展；另一方 面，龙头厂商的入局，有望进一步加速 CPO 产业链的完善和发展。 Intel 一直致力于可插拔光模块和微环调制器技术的研究和开发，并在 2020 年后 利用其硅光工艺平台来搭建基于微环调制器的 CPO 系统。在“OFC 2020”会议上， Intel 推出首款 CPO 样机，由 1.6Tbit/s 的硅光引擎与 12.8Tbit/s 的可编程以太网交换 机集成，并在架构设计上考虑了散热。在 2024 年 IEEE ISSCC 上，Intel 公布了其 CPO 技术的最新进展，信号传输速率达到 4x64Gb/s，同时保持了仅为 1.3pl/bit 的低系统 功耗；Intel 和 Ayar Labs 合作多年，Supercomputing 2023 大会上展示了将 2 颗 4Tb/s 带宽的 TeraPHY OIO chiplet 嵌入到 Intel Agilex FPGA 中，并由两个 SuperNova 光源 支持每个 chiplet 上 8 根光纤的 64 个光通道的高速光通信；

Broadcom 在“OFC 2022”会议上，博通推出了首款 CPO 交换机，将 25.6Tbps Tomahawk4 交换芯片与光引擎相结合；2023 年推出 Strata Tomahawk XGS5，交换容 量为 51.2Tbps，功耗仅为 5.5W，速率为 800Gbps；在“OFC 2024”会议上，Broadcom 宣布已向客户交付了业界首款 51.2Tbps CPO 以太网交换机—Bailly，该产品将八个 基于硅光子的 6.4-Tbps 光学引擎与 StrataXGS Tomahawk5 交换芯片集成在一起，使 光互连的功耗降低了 70%，硅面积效率提高了 8 倍； Ranovus 在“OFC 2021”会议上发布了 Odin 品牌模拟驱动 CPO 2.0 架构，该架 构由 Ranovus、IBM、TE 和 Senko 共同开发，通过消除重定时功能和实施 IC 有效的 单芯片解决方案，实现了 40%的功耗降低和成本节约；Ranovus 在“OFC 2023”上 展示了将 800G 直驱硅光引擎与 AMD 的 FPGA 芯片相结合； Marvell 在“OFC 2022”会议上展示了其首款 CPO 样机，带宽为 1.6Tbit/s；在 “OFC 2023”会议上发布了 51.2Tbit/s 的交换芯片； Cisco 在“OFC 2023”上展示了基于 CPO 技术的 25.6T 交换机原型，有八个 3.2T 硅光引擎，每个引擎配备八个 400G-FR4 硅光芯片，每个光引擎单通道 100Gbps。 Nvidia 一直在开发硅光 CPO，在“2020 GTC”会议上展示了一个通过 CPO 将 GPU 和交换机芯片互连的系统架构图，并与与台积电、Ayarlabs 等公司积极合作开 发 CPO 技术； TSMC 于 2017 年开始与 Luxtera 合作开发了一个 65nm 节点的 12 英寸硅光子工 艺平台，随后引入先进封装，推出 COUPE1.0/2.0 平台，在公布的 CPO 发展路线计 划 2025 年实现 6.4Tbps 光引擎。

3.2.1、 Broadcom：TH5-Bailly— SiPh PIC + 7nm CMOS EIC + FOWLP

Broadcom 积极推动 CPO 技术从交换机侧向服务器侧渗透。2021 年 Broadcom 推出了配备 CPO 光学器件的下一代交换芯片系列，第一款 25.6T Humboldt 计划于 2022 年底上市，并计划于 2022 年推出 51.2T Bailly，并宣布了基于硅光子集成电路 的 800G DR8 可插拔收发器，并与 DSP 共同封装，以及未来将光学器件与 CPU 和 GPU 共封装的计划；

OFC 2022 展会上 Broadcom 展示了与 Tomahawk 4 交换芯片共封装的 800Gb/s 光引擎， OCP 2022 上展示了 CPO 进展，并宣布与腾讯和锐捷建立战路合作伙伴关 系，在超大规模数据中心内部署世界上第一个基于 Tomahawk 4 的 25.6T Humboldt CPO 系统；OFC 2023 上进一步演示了基于 Tomahawk 4 的 25.6T Humboldt CPO 系 统； TH4-Huboldt：作为 Broadcom 第一代 CPO 系统，采用半 CPO、半电连接方式， 交换芯片与两侧共 4 个 3.2T 光引擎（32×100Gbps DR）互联，光引擎由硅光 PIC 和 SiGe EIC 构成，采用内置光源，整体封装上基于 TSV 工艺通过基板互连，系统光互 连功耗低于每 800G 7W，比传统的可插拔模块提高了 50% 以上。

Broadcom 的 CPO 平台逐步完善。OFC 2023 上 Broadcom 展示了世界上第一个 基于 Tomahawk 5 的 51.2T Bailly CPO 原型系统；2024 年 3 月，Broadcom 宣布向其 客户交付了业界第一台 51.2T 的 CPO 以太网交换机；OFC 2024 上进一步展出 Bailly 51.2T CPO 以太网交换机系统，以及集成了 HBM、Logic 和 PHY 在内的多芯片模 块共封装 6.4T 光引擎； TH5-Bailly：该产品将 Broadcom Tomahawk 5 交换芯片与 8 个 6.4T 硅光光引擎 （64x100Gbps FR4）连接，其中 PIC 上已集成光学 MUX/DEMUX，全 COMS EIC 包含低功耗 TIA 及 Driver，PIC 与 EIC 基于 FOWLP 工艺互连，并通过带有 Broadcom FAU 连接器的光纤组件与前面板连接，同时采用外置可插拔激光器（PLS），通过 PLS 盲插连接器（MPO）连接。 整体来看，与可插拔光模块解决方案相比，CPO 使光互连的功耗降低了 70%， 硅面积效率提高了 8 倍，使整个交换机功耗降低了大约 30%。Broadcom 表示，一 个 800G 模块将消耗 13-15W 的功率相比，使用 CPO 并消除 DSP 复杂性等因素， 功耗能降至 4.8W 以下。

Broadcom 正在尝试将 CPO 技术从交换机进一步拓展到算力芯片，实现更大规 模的扩展域。相比交换芯片的 CPO 封装，GPU 会更加复杂，涉及到更多的 HBM 和 更多的计算块。当前，一套设备具备 64x100G ，两套设备可实现 12.8T，未来有望 提升到 102.4T 的高带宽。

3.2.2、 TSMC：积极布局硅光技术，推出 COUPE 平台

TSMC 宣布推出 COUPE 平台。TSMC 在 2024 年北美技术研讨会上，披露了自 身的 3D 光学引擎路线图，并计划为台积电制造的处理器提供高达 12.8 Tbps 的光连 接。由于铜缆信号无法满足不断增长的带宽需求，硅光子学将成为未来数据中心的 一项关键技术。TSMC 的紧凑型通用光子引擎（COUPE）是硅光子学领域的重要成 果之一。该技术采用 TSMC 的 SoIC-X 封装技术，将电子集成电路（EIC）堆叠在光 子集成电路（PIC）上，形成 EIC-on-PIC 结构。这种结构可以在模对模接口处实现 最低的阻抗，从而实现最高的能效。此外，COUPE 还具备紧凑的集成设计、广泛的 波长兼容性、高效的光电转换以及可扩展性和灵活性等特点，使得它能够支持多种 光互联应用，并满足不同应用的需求。 目前，台积电的 3D 光学引擎已经进入开发阶段，未来将逐步提升传输速度并将 光学连接更靠近处理器本身。COUPE 发展计划有三个阶段，每个阶段都致力于提高 传输速率和降低功耗： （1）2025 年，TSMC 的第一代 3D 光学引擎将集成到运行速度为 1.6 Tbps 的 OSFP 可插拔设备中，两倍于当前基于铜的以太网解决方案的最高速率。第一代 COUPE 不仅有望实现高带宽，还有望提高电源效率，而这两个问题是现代数据中心 中亟待解决的关键问题。 （2）2026 年，TSMC 的第二代硅光产品计划将 COUPE 集成到 CoWoS 封装 中，实现交换芯片及光学器件的共封装，这将实现速度高达 6.4 Tbps 的主板级光学 互连，第二代功耗预计为第一代的 50%以下，延迟预计为第一代的 10%以下。 （3）第三代产品旨在集成到处理器封装中，COUPE 运行在 CoWoS Interposer 上，目标传输速率达 12.8 Tbps，同时使光学连接更接近处理器本身。此阶段迭代仍 处于探索阶段，没有明确的发布时间，TSMC 表示正在考虑进一步降低功耗和延迟。

TSMC 作为全球知名的晶圆厂供应商，其封装技术的主要特点之一，是能够在 基础芯片上堆叠异构芯片，从而实现更好的集成度和性能水平。通过利用混合键合 技术，最大限度地提高了堆叠芯片的 I/O 功能，进一步增强了连接性和数据吞吐量。

目前，台积电正与 Ansys、Synopsys 和 Cadence 合作，开发其硅光子集成系统能 力，TSMC 在 OIP 2024 生态系统论坛上进一步展示了其供应商目前拥有的支持 COUPE 设计流程的工具，其中以看出，Synopsys 和 Ansys 工具之间存在协同效应。 此外，台积电计划与 Broadcom、Nvidia 等客户共同开发硅光子技术、CPO 等新产品， 这一合作的制程技术从 45nm 延伸到 7nm，为相关工艺提供更加先进的支持。 总的来看，TSMC通过部署3D光学引擎，不仅进入了关键的数据中心连接领域， 而且还计划大幅降低硅光子技术的功耗，通过解决互连性、电源和可扩展性方面的 关键挑战，TSMC 的创新方法有望进一步助力现代计算架构的发展，同时与 Broadcom、 Nvidia 等大客户共同开发硅光芯片技术，有望集合各方的技术优势和资源，推动硅 光芯片的规模量产，并对硅光电子市场的竞争格局产生深远影响。

3.2.3、 Nvidia：GPU 龙头企业，积极布局 CPO DWDM 方案

Nvidia 积极开发硅光子 CPO 技术。Nvidia 作为全球 GPU 龙头企业，其首席科 学家 Bill Dally 在 GTC 2020 上介绍了其在硅光及共封装方面研究。在 HOTI 2023 上的“Accelerator Clusters: the New Supercomputer”演讲，进一步展示了有关基于CPO 技术的互联系统的讨论。 不同的设备连接具有不同的带宽和功耗，挑战在于如何将它们有机地组合在一 起，需要同时考虑功率、成本、密度和连接距离等因素，通过这些尺寸测量，CPO DWDM 成为一个可行的选择， GPU 或交换机、它们所连接的 PCB 以及它们汇集 的机柜之间存在带宽和功率限制，这为硅光互连奠定了基础，链路越短，带宽越高， 偏移所消耗的能量就越低， CPO DWDM 方案的目标是具有比电缆更低的功耗但成 本相似，具有与有源电缆相当的覆盖范围，并提供与 PCB 相当的信号密度。

其光互连系统中，交换机卡和 GPU 卡中采用 CPO 器件。交换芯片周边布置 6 个光引擎，光信号从尾纤导出，并通过带状光纤连接至前面板的 MTP 光纤连接器。 GPU 卡中可能包含多个 GPU，采用 CPO 器件，通过 NVlink 连接至面板。交换机卡、 GPU 卡分别进一步整合，分别构成交换机机架和 GPU 机架。

光源方面，Nvidia 希望最终量子点光源能够使用，但目前仍以 DFB 激光器为主， 通过光纤将光源导入发射端。发射端采用微环阵列调制器，调制范围在 25G/s-200G/s， 调制后的信号导入接收端芯片，接收端包含光电二极管及跨阻放大器，将光信号转 为电信号。同时在能耗上，早期原型机的功率预算大约是 3.5 pJ/b，其中大部分是激 光器。

器件结构上，光引擎通过硅基 Interposer 与交换机芯片互联，其中 PIC 集成了微 环调制器、波导、耦合器，EIC 放置于 PIC 之上，和交换芯片连接距离非常短，包 含发射端的微环调制器的驱动器、序列化器等，以及接收端的跨阻放大器、解序列 器等。GPU 侧结构和交换机侧结构类似。

速率上，Nvidia 的一个原型机做到每根光纤带宽 400Gbps，其中每个偏振包含 8 个通道，每个通道带宽为 200Gbps。未来希扩展到每根光纤 800Gbps 和 1.6Tbps。目 前 Nvidia 已制造了许多测试芯片，比如 RPC 19 被动微环调制器 DOE 已于 2019 年 完成。

Nvidia 与 AyarLabs 积极合作开发 CPO。Ayar Labs 2022 年宣布与 NVIDIA 合 作加速人工智能/机器学习架构中光互连的开发和应用，此次合作将侧重于集成 Ayar Labs 的技术，为未来的 NVIDIA 产品开发由高带宽、低延迟和超低功耗基于光学 的互连实现的横向扩展架构。两家公司计划共同加速光学 I/O 技术的开发和采用， 以支持 AI 和机器学习 （ML） 应用程序和数据量的快速增长。 Ayar Labs 是片间互联的领军企业，公司结合了硅光子技术和 Chiplet 来设计新 一代片间互联产品，其产品主要包括 TeraPHY（光信号互联芯片）和 SuperNova（独 立激光器），两者经常配合使用，其中 TeraPHY 硅光芯片采用体积小、功耗低的微环 调制器，利用多个波长携带信号来提高带宽密度，当前产品通过 8 个光端口实现了 4096 Gbps 的双向吞吐量，每个链路支持每个光口 256Gbps，每个光口有 8 个波长， 每个波长 32Gbps。

3.3、 变化 3：AI 时代高速交换机需求增长，CPO 方案优势不断凸显

CPO 交换机 AI 时代迎来产业机遇期。在光互连不断穿透机架和计算系统的背 景下，交换机作为光通信网络系统中核心网络设备，随着全球 AI 的高速发展，AI 集群规模持续增长，AI 集群网络对组网架构、网络带宽、网络时延、功耗等方面提 出更高要求，带动交换机朝着高速率、多端口、低功耗等方向迭代升级，AI 时代 CPO 方案交换机有望迎来产业机遇期。

3.3.1、 AI 时代交换机带宽加速迭代，端口互联速度快速发展

AI 加速交换机带宽发展，端口互联速度快速迭代。自 2019 年后全球数据中心 产业开始步入算力中心阶段，根据 Cisco 数据，2010-2022 年全球数据中心网络交换 带宽提升了 80 倍，特别是近期 AIGC 的快速发展带来网络架构的升级和 GPU 的加 速迭代，进一步带动设备间更高的带宽需求，2023 年作为 AI 元年，AI 在一半的时 间内将互联速度提升一倍，数据中心交换芯片的演化角度来看，目前进入每两年翻 一番的快速增长阶段，预计 2025 年有望实现 102.4T 的容量，对应 1.6T 光口。

3.3.2、 AI 集群加速 Scale out，后端网络组网拉动高速交换机需求

在数据中心里，包括前端网络和后端网络，以及内部计算网络。计算网络：在 一个服务器内连接多个 XPU，通常使用短距铜缆连接，使用协议包括 NVLink、Infinity Fabric、PCIe； 后端网络：用于一个集群类多个服务器连接，通过 XPU 的 NIC/DPU 的端口进行光缆连接，使用协议包括 Infiniband、Ethernet；前端网络：将服务器连接 至数据中心，通过 CPU 的 NIC/DPU 的端口进行光缆连接，使用协议为 Ethernet。

AI 训练集群带来 GPU 互联需求，新增后端网络组网需求。传统数据中心架构 下，传统服务器与交换机之间通过网卡互相通信，网卡可直连 CPU 进行数据交换； AI 服务器比传统服务器新增 GPU 模组，服务器内部 GPU 之间通过 PCIe Switch 芯片 或 NVSwtich 芯片实现内部互联，GPU 模组通过对应的网卡与其他服务器的网卡互 联，实现各节点之间的通信。因此相比传统网络架构，AI 服务器组网增加后端网络 组网（Back End），增加了每台服务器的网络端口数量，拉动对高速交换机、网卡、 光模块、光纤光缆等组件的需求。 AI/ML 后端网络市场规模快速增长，进一步拉动交换机需求。后端网络可采用 运用 RDMA 技术的 RoCE 以太网和 IB 网络组网，据 650group 数据，2021 年之前， RDMA 的市场规模每年在 4 亿至 7 亿美元之间，主要受 HPC 应用的驱动。2023 年， 由于 AI/ML 部署的增长，市场对 RDMA 的需求提升至 60 亿美元以上，预计到 2028 年将突破 220 亿美元，其中主要以交换机设备需求为主。

AI 集群加速 Scale out，大集群组网带来大量高速交换机需求。随着 AI 模型参 数持续增长，带动集群规模从百卡、千卡拓展至万卡、十万卡，对于超节点及超大 规模组网架构，未来有望从 Scale up 和 Scale out 两个维度来实现总算力规模的提升， Scale out 推动组网架构从 2 层向 3 层、4 层架构拓展，带来大量高速交换机需求。 Scale up：主要通过提高单个节点内的算力规模，进而提升集群的算力规模。在 服务器层面增加算力芯片总数，以 A100、H100、B200 DGX 系列为例的单个 AI 服 务器内部算力模组主要由 8 张算力卡内部通过 NVSwitch 芯片互联组成，未来有望通 过引入支持更多算力芯片互联比如 16 卡、32 卡互联的 Swtich 芯片，以优化 GPU 南 北向的互联效率和规模，增强张量并行或 MoE 并行的数据传输能力，同时提升 GPU 卡间互联带宽，通过高速互联总线将更多算力芯片互联，提升单服务器算力性能； 在机柜层面增加服务器总数，以 GH200 NVL32、GB200 NVL72 为例，单机柜内部 通过引入更多服务器再搭配高速交换机实现互联，提升单机柜算力性能，再通过机 间互联扩展至 NVL576，提升单个节点的算力性能。 Scale out：主要通过高速互联容纳更多节点，进而提升集群整体算力规模。当 前机间通信主要以 400G/800G 为主，未来有望通过更高速率如 1.6T 组网互联，以提 高互联带宽，支持更多节点高速互联；采用 CPO (Co-Packaged Optics) /NPO (Near Packaged Optics)、多异构芯片 C2C (Chip-to-Chip)封装等方式降低延时，进而提升数 据传输效率；通过增加交换机端口数量提升相同架构下的 GPU 节点数量上限，或通 过增加集群组网规模以实现更多节点间互联，如从 2 层胖树组网增加至 3、4 层组网 架构，或改由 Torus、Dragonfly 等方式组网，实现从千卡向万卡、十万卡集群拓展。

3.3.3、 AI 集群功耗成关键挑战，CPO 方案优势凸显

CPO 是在成本、功耗、集成度各个维度上优化数据中心的光电封装方案。传统 光电互连采用的板边光模块，走线较长，寄生效应明显，存在信号完整性问题，且 模块的体积较大、互连密度低、多通道功耗较大。共封装技术通过将光收发单元与 ASIC 芯片封装在一个封装体内，进一步缩短了光信号输入和运算单元之间的电学互 连长度，在提高光模块和 ASIC 芯片之间的互连密度的同时实现了更低的功耗。CPO 相较于可插拔光模块，带宽密度提升一个数量级，能量效率优化 40%以上。 随着AI集群的快速扩张，系统功耗迅速提升。以采用液冷系统的NVL576为例， 根据 Broadcom 的估算，NVL576 包含 8 个 GB200 机架，4 组 L2 交换机机架，其中 包含 144 TRAYS×4 GPU/TRAY=576 个 GPU，8×L1 交换机层×18 交换机/层+4× L2 机架×8×L2 交换机/机架=216 台交换机，648 个 1.6T OSFP 接口（用于 L1 至 L2 间的光模块），200G/通道的铜互连。其用于576个GPU计算的光互连功率约为16.2kW， 若采用 CPO 方案，有望降低到 7.1kW，节约 9.1kW。 进一步，随着 NVL576 进一步向着万卡集群组网，以 30528 GPU 集群为例，根 据 Broadcom 的估算，基于 DSP 可插拔方案，其互连功耗将达到 832kW，采用 CPO 方案有望降低到 366kW。

4、 CPO 发展潜力较大，商业落地仍需产业协同

总体来看， CPO 是实现高集成度、低功耗、低成本、小体积的最优封装方案 之一。虽然 CPO 具有显著的潜在优势，但 CPO 目前处于产业化初期，除了技术上 的挑战外，更受集成光学器件的市场接受度、标准和制造能力的限制。作为光通信 解决方案的一环，其发展仍需整体产业链的协同推进。

4.1、 技术方面，CPO 在工艺、仿真以及测试等方面仍面临很多挑战

（1）封装工艺： CPO 涉及到 TSV、TGV、多层高密度互连基板、Bumping 和 芯片堆叠等先进封装中的关键技术，每种关键技术都有各自的优缺点，比如：TGV 通孔技术可能会损伤玻璃造成表面不光滑，大多数 TGV 加工方法效率低，没法大规 模量产，TGV 结构的电镀成本和时间比 TSV 略高，玻璃衬底表面的黏附性较差，容 易导致 RDL 金属层异常，玻璃本身的易碎性和化学惰性给工艺开发带来了难度；TSV 的通孔加工、孔填充都有较高的工艺要求，此外还涉及到晶圆减薄，存在潜在的成 品率和可靠性的问题； （2）器件性能问题：目前的硅光技术还有一些需要克服的技术难题，比如如何 减少硅波导的损耗、如何实现波导与光纤的有效耦合、如何克服温度对于功率和波 长稳定性的影响等。 （3）散热技术：热会导致机械应力，可能导致基板翘曲，影响光耦合和电子互 连的性能，CPO 中分配给光学和电气元件的空间非常有限，由于光学元件对热量较 为敏感，散热设计成为 CPO 另一个挑战； （4）仿真技术：随着集成密度的不断提高，为提高产品的一次设计成功率，仿 真技术在 CPO 设计阶段的应用将显著提升，由于 CPO 面临着光学、电学、热力学 等交叉学科的融合和多层级的跨越，对仿真提出了更高的要求。目前光子设计自动 化（PDA）工具能够提供精确的光子器件仿真，但仿真效率较低，不适合大规模系 统级仿真，同时电子设计自动化（EDA）工具大多基于电路级或系统级仿真，因此 能够应用于电路级和系统级仿真的光子器件模型是大规模电子-光子联合仿真的关键， 是未来光电共封装器件大规模商业化的重要条件，可以提高设计效率。光-电-热-力 多物理场的跨维度耦合仿真以及芯片-封装-系统的跨尺寸联合仿真将成为仿真领域 的发展趋势和难点； （5）测试和良率挑战：由于光芯片是直接与电芯片通过先进封装工艺封装在一 起，这给良率和测试带来了诸多挑战，同时光器件和电器件建立在不同的制造工艺 技术上，因此具有不同的测试要求。共封装的光学器件具有较高的通道密度，同样 给测试带来挑战。

4.2、 产业协同：AI 时代 CPO 方案或与可插拔方案长期共存

根据 Yole 报告，CPO 技术路线下，产业链分为了设计、光引擎、激光光源、芯 片供应商、硅光代工、设备商（CPO 组装）。随着 CPO 产业的逐步成熟，CPO 正逐 渐从学术研究成果转变为市场需求产品，但在当前可插拔光学器件行业逻辑下，要 成为商业化主流方案，仍需交换芯片及设备厂商、各模块厂商、各元器件厂商和运 营商共同参与，其商业落地或将会对产业格局产生深远影响：

（1）CPO 方案与可插拔方案产生直接竞争。目前可插拔光模块市场供应链已 经非常成熟，具备成熟工业生态系统，它包括分立或集成元件供应商、生产发射器 和接收器光学组件（TOSA 和 ROSA）的光学公司、多路复用器、数字信号处理器 （DSP） 和 PCB，以及组装/测试集成商，商业体系复杂，参与厂商众多；CPO 严 重依赖硅光子学，随着高度集成的硅光芯片的出现，新的工程能力和代工厂将非常 需要，这对于传统的中型企业来说具有较大挑战，传统供应商方案转向成本较高； 可插拔外形尺寸在所需的电气和光密度、热管理和能源效率方面支持高容量的能力 或将受到限制，分离器件方案对功耗和热管理正成为未来可插拔光学器件的限制因 素，但用于可插拔外形尺寸的新光学技术，包括硅光，薄膜铌酸锂 （TFLN）、钛酸 钡 （BTO）等，可以帮助实现所需的低功耗，并且可以在不改变现有网络系统设计 的情况下推向市场；尽管 CPO 解决方案的主流部署主要针对大型云运营商，但仍有 许多小型企业数据中心尚未采用最新的互连技术，这或将影响 CPO 落地节奏；若 CPO 成为主流技术，可插拔模块在技术上或经济上不可行的几个应用中仍有较高的 需求，例如长途应用和边缘数据中心，因此可插拔方案有望和 CPO 方案较长时间共 存，但可插拔光学器件行业可能会整合。

（2）CPO 产业有望带动硅光代工行业发展。随着 AI/ML 系统的发展，未来数 十亿个光互连、芯片-芯片和板-板的市场潜力推动大型代工厂为大规模生产做准备， 由于大多数光子学制造知识产权 （IP） 由非代工公司持有，因此 Tower Semiconductor/Intel、GlobalFoundries、ASE Group、TSMC 和 Samsung 等大型代工 厂正在准备硅光子学工艺流程，以接受设计公司的任何光子集成电路（PIC）架构。 他们积极参与 Peripheral Component Interconnect Express （PCIe）、Compute Express Link （CXL） 和 Universal Chiplet Interconnect Express （UCIe） 等行业联盟；小 芯片互连的通用规格支持构建超过最大标线尺寸的大型片上系统 （SoC） 的封装， 这使得在同一封装中可以混合来自不同供应商的组件，并通过使用更小的芯片来提 高制造良率，每个小芯片都可以使用适合特定器件类型或计算性能/功耗要求的不同 硅制造工艺。

我们认为，受益于底层硅光技术的进一步发展，龙头芯片/主机厂商的深度布局 及示范作用，以及 AIGC 算力需求对高带宽、低功耗、低成本的光通信方案的追求， CPO 有望在 AI 时代迎来其历史机遇期，特别是随着 CPO 相似技术的 OIO 技术的 进一步成熟，商业系统中的通信和计算技术更紧密地集成，传统架构（基于铜的电 气互连）的芯片到芯片或板到板的能力瓶颈有望被打破，使得高性能计算等领域得 到拓展，CPO 商业化落地有望得到进一步加速，但另一方面，CPO 作为整体光通 信解决方案中的一环，其实际商业化发展高度依赖于产业协同，特别是在传统可插 拔方案的成熟市场下，其与可插拔光模块方案在不同应用场景下仍各有优劣，并有 望保持较长时间的共存。根据 Lightcounting 预计，CPO 出货预计将从 800G 和 1.6T 端口开始，于 2024 至 2025 年开始商用，2026 至 2027 年开始规模上量，主要应用于 超大型云服务商的数通短距场景。全球 CPO 端口的销售量将从 2023 年的 5 万增长 到 2027 年的 450 万。2027 年，CPO 端口在 800G 和 1.6T 出货总数中占比接近 30%。Yole 报告数据显示，2022 年 CPO 市场产生的收入达到约 3800 万美元，预 计 2033 年将达到 26 亿美元，2022-2033 年复合年增长率为 46%。

编辑：火腿肠