2025年铿腾电子研究报告：EDA龙头，技术生态构建全球竞争力

1. 盈利预测

核心假设

公司主营业务分别为：产品授权及维护（Product & Maintenance）、服务业务 （Services）。按照公司披露口径，还可以按照产品细分及分销渠道进行拆分 （后文会有提及），本报告模型核心假设中按照第一种方式进行拆分及毛利 润率预测。 我们对主营业务做出分季度预测（财务模型）并按照财务年度加总，做出如 下假设：①、预计产品授权及维护（Product & Maintenance）2025E~2027E 毛利率基本保持稳定，考虑到产品结构中 AI 比例提升毛利率略有提升，分 别为：89.70%、90.55%、90.55%；②、预计服务业务（Services）2025E~2027E 毛利分别为：57.79%、55.85%、55.85%。 我们预计：①、产品授权及维护（Product & Maintenance）2025E~2027E 收 入增速分别为：12.65%、15.24%、14.75%；②、服务业务（Services） 2025E~2027E 收入增速分别为：8.84%、17.43%、26.25%。

2. 财务分析

2.1. 财务表现

营业收入情况连续三年稳定成长。公司 FY2022、FY2023、FY2024 营业收 入分别为35.62亿美元、40.90亿美元、46.41亿美元,近两年同比分别增14.8%、 13.5%。预测公司 FY2025E、FY2026E、FY2027E 营业收入分别为 52.12 亿 美元、60.17 亿美元、69.67 亿美元,同比分别增 12.3%、15.4%、15.8%。

净利润增速快于营业收入，盈利能力持续增强。公司 FY2022、FY2023、 FY2024 归属于母公司 Non-GAAP 净利润分别为 11.73 亿美元、14.04 亿美 元、16.35 亿美元,近两年同比分别增 34.3%、35.2%。预测公司 FY2025E、 FY2026E、FY2027E 归属于母公司 GAAP 净利润分别为 19.14 亿美元、23.29 亿美元、26.74 亿美元,同比分别增 36.7%、38.7%、38.4%。

高研发投入支撑软件业务盈利韧性。公司 FY2022、FY2023、FY2024 研发 费用投入分别为 12.52 亿美元、14.42 亿美元、15.49 亿美元；研发费用率分 别为 35.1%、35.3%、33.4%。预测公司 FY2025E、FY2026E、FY2027E 研 发费用率预测分别为 34.2%、33%、33%。我们认为，公司持续高研发投入 源于高科技产品持续迭代升级保持其技术领先，近年来公司 AI 产品及 3DIC 工具链的持续迭代，企业支撑软件业务盈利韧性。

销售及行政费用率基本保持稳定。公司 FY2022、FY2023、FY2024 销售及 行政费用分别为 8.65 亿美元、9.51 亿美元、10.70 亿美元；销售及行政费用 率分别为 21.5%、21%、21%。

运营及资金周转情况情况表现稳定。公司 FY2022、FY2023、FY2024、 FY2025E、FY2026E、FY2027E（含三年预测）流动比率分别为 1.3x、1.2x、 2.9x、2.4x、2.4x、2.4x；速动比率分别为 1.2x、1.1x、2.7x、2.2x、2.2x、2.3x。 负债率较低体现高科技公司轻资产运营。公司 FY2023、FY2024、FY2025E、 FY2026E、FY2027E（含三年预测）总资产周转率分别为 0.8 次/年、0.6 次 /年、0.5 次/年、0.6 次/年、0.6 次/年；流动资产周转率分别为 2.2 次/年、1.5 次/年、1.2 次/年、1.2 次/年、1.3 次/年。公司资产负债情况：公司 FY2022、 FY2023、FY2024、FY2025E、FY2026E、FY2027E（含三年预测）流动比率 分别为 1.3x、1.2x、2.9x、2.4x、2.4x、2.4x。

2.2. 现金流与资本回报

公司资本配置效率能力强。ROIC (20.8%)、ROE (26.4%)表现优异，为股东 创造显著价值。 公司长期低杠杆运营，财务风险小。公司债务/权益比值为 30%、债务/资产 比值为 20%，总体比率极低。资产/权益比为 1.8x，比例适度的资产支撑， 彰显高科技公司轻资产运营模式。

订阅制收费模式收入节奏稳定，经营活动现金流稳健。公司 FY2022、FY2023、 FY2024、FY2025E、FY2026E、FY2027E（含三年预测）经营活动现金流分 别为 12.4 亿美元、13.49 亿美元、12.61 亿美元、20.22 亿美元、17.32 亿美 元、19.89 亿美元。 采取 0 分红策略，持续回购股票提升 EPS 及 ROE 表现。公司 FY2022、 FY2023、FY2024、FY2025E、FY2026E、FY2027E（含三年预测）投资活动 现金流分别为-7.4 亿美元、-4.12 亿美元、-8.37 亿美元、-6.02 亿美元、-9.03 亿美元、-10.45 亿美元；融资活动现金流分别为-6.6 亿美元、-8.04 亿美元、 12.39 亿美元、-8.41 亿美元、-6.00 亿美元、-6.00 亿美元。

3. 行业分析

EDA 是半导体产业链的中上游环节，属于芯片设计支撑类基础设施，是集 成电路设计环节中不可或缺的一环。电子设计自动化（Electronic Design Automation，简称 EDA），为半导体行业产业链中的一环，由软件、硬件和 服务构成。EDA 工具是工程师用于完成半导体芯片设计的专用软件，主要 用于集成 IP 核和自定义设计内容。借助这些工具，工程师能够对芯片进行 设计、仿真和功能验证。 现代芯片设计流程通常涉及四十多个独立环节，大多数设计人员会在每个 步骤中灵活选择最适合的 EDA 工具以提高效率和设计质量。EDA 软件作 为“设计阶段”的关键输入资源，与 IP 核共同构成了芯片功能实现的基础。 EDA 工具广泛应用于芯片的规划、功能建模、逻辑实现、验证和物理实现， 是连接芯片设计与制造的核心中介技术。因此，EDA 可被定位为半导体产业链的中游偏上环节，属于设计支撑类基础设施。

3.1. 行业规模：5G/AI 与先进制程驱动行业规模持续增长

全球 EDA 市场呈现稳健增长态势。根据 Factmr 机构预测，2024 年全球 EDA 市场规模达到 184.5 亿美元。在半导体产业复苏和 AIoT 等新兴需求推动下， 预计 2034 年将突破 376.8 亿美元，2026 年进一步增至 183.34 亿美元， 2024~2034 年复合增长率达 7.4%。

EDA 占据半导体价值链高端地位。根据新思科技 2025 年二季度公司公告 材料，全球半导体产业链中半导体市场规模约 6830 亿美元，并带动下游约 2.5 万亿美元电子终端市场。EDA 工具和 IP 授权构成产业链技术底座。全 球 EDA&IP 工具市场规模 198 亿美元，撬动超过 6000 亿美元的半导体芯片 （Semiconductors）产值。

5G/AI 与先进制程驱动技术迭代需求。5G/AI 芯片涵盖多种核心，其设计对 EDA 工具提出异构计算架构支持需求，高频电磁仿真能力成为关键指标。 半导体工艺向先进制程（3nm/2nm）演进，多物理场仿真和系统级验证需求 持续扩容 EDA 市场空间。我们认为，先进制程演进将驱动 EDA 行业持续 增长，3nm 以下工艺依赖 GAA-FET 结构设计工具和 OPC 光刻优化工具， 国际巨头通过 PDK 绑定形成"工具-工艺-设计"闭环生态。此外，诸如汽车 电子领域自动驾驶芯片的可靠性验证需求等新兴场景激增，也将持续推动 仿真工具升级。

政策壁垒加速全球产业格局重构。2025 年 5 月美国 BIS 要求三大 EDA 巨 头对华断供核心工具，直接冲击国内 70%市场份额的进口依赖体系。欧盟 《芯片法案》和美国《CHIPS 法案》均将 EDA 纳入技术出口管制清单，导 致全球供应链区域化特征凸显，本土化替代成为企业战略刚需。

3.2. 竞争格局：国际三巨头市场份额超七成

全球 EDA 市场呈现寡头垄断格局。据 Trendforce 援引 EEtimes 统计，2024 年全球 EDA 市场 CR3 超过 70%，其中 Synopsys、Cadence 和西门子分别占 据 31%、30%和 13%的市场份额，这一市场格局不仅在全球市场中占据主 导地位，同时在中国市场也形成了超 80%的垄断局面。 头部企业通过持续并购强化技术壁垒。2025 年 7 月，Synopsys 以 350 亿美 元收购 Ansys 实现 EDA 与仿真技术整合，Cadence 以 12.4 亿美元收购 BETA CAE 补足结构分析短板，西门子通过收购 Excellicon 切入 3nm/2nm 先进制 程生态，技术并购成为头部企业巩固优势的核心手段。 技术路线差异驱动厂商战略分化。Cadence 在模拟电路定制和 PCB 设计领 域建立优势，近年来重点投向 AI 驱动的 Cadence Cerebrus® AI Studio 平台 ， 该平台是业界首个代理式人工智能、多模块、多用户设计平台，用于系统级 芯片（SoC）优化，实现芯片设计效率 5~10x 提升。Synopsys 凭借逻辑综合 工具 DC 和 IP 业务全球第二的布局，在数字芯片全流程解决方案领域保持 领先。

3.3. EDA 行业护城河：工艺绑定与生态闭环构筑多重转换壁垒

EDA 企业与代工厂深度绑定，构筑用户转换壁垒。Cadence 的 3D-IC 技术 已支持台积电N3E制程，而Synopsys则主导三星GAAFET工艺设计生态 。 在客户切换成本维度，台积电 5nm PDK 仅适配 Synopsys, Cadence 等企业工 具链，形成"工具-工艺-设计"三位一体的闭环生态，客户若切换 EDA 供应 商需重新构建整套设计流程，需要承担极高的成本。 专利壁垒方面，以行业巨头英特尔为例，其通过建立 Foundry Accelerator – EDA Alliance，与行业龙头 EDA 厂商（Synopsys、Cadence、Siemens EDA、 Ansys）深度绑定，提供从概念设计、仿真、签核到高级封装（EMIB、Favero’ s）的统一优化流程（tool-flow co-optimization），从而显著加速客户上市时 间。与此同时，搭建覆盖多芯片与 IP 整合的生态，形成强大的客户锁定效 应与工具链壁垒。

3.4. 接口 IP 行业护城河：卡位先进技术节点

接口 IP 市场呈现技术驱动型增长格局。台积电先进封装技术的规模化应用 为接口 IP 创造增量空间，其 CoWoS 产能计划从 2023 年的月均 1.5 万片提 升至 2026 年的 6.5 万片，直接带动 PCIe/USB 等高速接口需求。数据中心 和汽车电子成为核心增长极，CREDO TECHNOLOGY 预计高速接口市场规 模将从 2022 年的 20 亿美元跃升至 2025 年的 50 亿美元。 IP 市场领域广泛，涵盖 SerDes、Chiplet 等多种产品范围。作为半导体知识 产权领域（IP）的头部企业，铿腾电子（Cadence）布局人工智能和机器学 习（AI/ML）、超大规模计算、企业、数据中心和汽车应用。全面的知识产 权（IP）组合涵盖业界领先的接口 IP，例如高速串行器/解串器（SerDes）、 先进内存接口和 Chiplet IP，帮助客户缩短芯片上市时间、降低成本，同时 确保良好的性能、功耗和面积。

先进工艺 IP 库覆盖全产业链需求。铿腾电子（Cadence）在 5nm 及以下工 艺节点完成 IP 产品矩阵布局，与台积电 3D Fabric 平台形成深度协同。台 积电先进封装技术贡献 2023 年约 30%的营收，其 CoWoS 产能扩张计划与 铿腾电子（Cadence）IP 产品形成共振效应。公司研发费用重点投向模拟验 证、AI 加速引擎等前沿领域，支撑其在 HPC 市场的领先地位。数据显示 HPC 平台收入占比已达 53%，且有线接口 IP 市场在 2024 年实现 23.5%增 幅，验证技术路线的有效性 。 IP 复用技术显著优化客户 TCO 结构。铿腾电子（Cadence）通过标准化 IP 核降低客户开发成本，亿欧智库测算半导体 IP 与下游芯片设计的撬动比值 为 1:100。公司持续投入研发，为 IP 复用技术研发提供充足资金保障。在 AIoT 应用场景中，Proteus OPC 软件与 cuLitho 的整合使光学修正效率提升 40 倍，帮助客户缩短研发周期。

4. 增长引擎

4.1. 物理验证精度构筑壁垒，头部客户集中度凸显生态优势

数字与模拟工具双轮驱动构筑技术护城河。铿腾电子在 EDA 领域形成数字 与模拟工具协同发展的产品矩阵，其 Virtuoso 平台长期占据全球模拟设计 工具市场领先地位，数字后端工具 Innovus 在 PPA 优化领域具备显著优势。 在先进封装技术驱动下，公司 3D-IC 解决方案实现硬件仿真与系统分析的 深度协同。

物理验证精度构筑 Sign-off 工具技术壁垒。随着芯片设计复杂度提升，物理 验证工具需应对百亿晶体管级 DRC 检查挑战。铿腾电子（Cadence）Celsius Thermal Solver 为 3D-IC 设计提供了诸多优势，包括用于热 FEA、CFD 和 应力分析的单一工具，以及与功耗 Sign-off 的 Integrity 3D-IC 设计平台以 及 Voltus IC Power Integrity Solution 的 无 缝 集 成 。对 于 TSV 和 3DIC 规划，Celsius Thermal Solver 提供了灵活的热分析和应力分析，并为签 核提供了高性能、精确的热分析和应力分析。并支持全球主要代工厂的 3DIC 和高级技术。 深度绑定三星、台积电等晶圆厂建立行业壁垒。与三星晶圆代工厂达成广 泛合作，Cadence.AI 的数字和模拟工具针对先进制程 SF2 栅极全环绕 （GAA）进行了优化，提升了结果质量并加速了电路制程节点的迁移。 Cadence 3D-IC 技术支持了三星晶圆厂所有的多芯片集成方案，加速了堆叠 式芯片的设计和组装。以满足行业具挑战性的应用需求，包括 AI、汽车、 航空航天、超大规模计算和移动设备。 多个先进接口类 IP 用于台积电 N3 工艺，并共同优化设计 A16 代工方案。 在台积电（TSMC），铿腾电子（Cadence）支持最新台积电 N2P 和 N3 技 术的 AI 驱动数字和定制设计流程。通过台积电（TSMC）共同设计台积电 A16™解决方案，优化 PPA。在台积电 N3P 工艺上，实现全球首个运行于 32Gbps 的流片验证 GDDR7 IP。

4.2. 云端部署与 AI 加速工具链创新，新工艺扩容行业市场空间

云化 EDA 商业模式向智能化与集成化演进。Cadence 管理云服务平台针对 传统 EDA 工具优化而来，提供了完全集成且经过验证的云环境，以启动产 品设计、验证和实现。平台支持完整的前到后设计流程和部分设计流程，以 及混合云峰值容量，以增强本地计算环境。我们认为，未来云化 EDA 的核 心竞争力将取决于工具链的垂直整合能力与“设计-验证”闭环效率。

AI、汽车电子等需求推动芯片设计复杂度指数级攀升。我们认为，单纯功 能型 AI 工具难以维持用户粘性。铿腾电子（Cadence）通过深度融合 EDA 工具链与 AI 算法，推出铿腾电子 AI 芯片设计工具套件 Cadence Cerebrus ® AI Studio 专为系统级芯片 (SoC) 设计实现而打造。它是业界首款多模块、 多用户芯片设计工具，融合先进的 AI 技术与智能工作流，优化拥有数十亿 实例且极其复杂的分层 SoC 设计。该平台支持单一工程师并行设计多个模 块，实现了大规模并行处理，显著提升工程师人均 SoC 设计产出。该工具 可将芯片交付周期缩短 5 倍到 10 倍，显著提升性能、功耗和面积 (PPA) 表现，同时实现设计效率的指数级跃升。

3D-IC 技术驱动先进封装市场加速扩容。带 TSV 的 3D-IC 是半导体行业 的一个重要的新趋势。有不同制程节点的芯片堆叠选项，包括模拟和射频在 内的系统组件得以打破单一制程节点的限制。全球先进封装市场规模预计在 2025 年达到 571 亿美元，其中 2.5D/3D 封装技术在高性能计算领域的应 用将推动其市场份额提升至 20%。资本开支方面，2025 年半导体代工厂对 3D IC 设备的投入显著增加，晶合集成资本开支预计猛增 2~3 倍至 30~40 亿 美元。 公司具备全工具链独特优势，支持 3D-IC 革新。铿腾电子（Cadence）凭借 模拟设计、数字实现、封装和 PCB 设计工具的全方位产品组合，并提供所 需的功能，助力实现具有成本效益的带有 TSV 的 3D-IC 设计。Cadence Integrity 3D-IC 平台是大容量、统一的设计和分析平台，用于设计多个芯片。 该 平 台 建 立 在 Cadence 领 先 的 数 字 实 现 解 决 方 案 — — Innovus Implementation System 的基础上，允许系统级设计人员为各种封装方式 （2.5D 或 3D）规划、实现和分析任何类型的堆叠芯片系统。Integrity 3DIC 是业界首个集成的系统和 SoC 级解决方案，能够与 Cadence 的 Virtuoso 和 Allegro 模拟与封装实现环境进行系统分析和协同设计。

4.3. 硬件加速器赋能，多领域验证场景驱动需求爆发

硬件加速器深度融入芯片设计环节。芯片设计过程中，验证的主要目标是确 保设计逻辑正确无误，并能在真实硬件环境下稳定运行。传统的软件仿真虽 然能提供详细的信号级别调试能力，但是计算速度极为缓慢，难以应对当今 复杂度以前所未有速度增长的 SoC 设计需求，尤其是在 AI、自动驾驶和高 性能计算（HPC）领域，单靠软件模拟是行不通的。铿腾电子在硬件加速器 领域构建了覆盖芯片设计全流程的技术体系，其核心产品帕拉丁（Palladium Z3）系统已支持十亿级门电路规模验证。

多领域验证场景驱动硬件加速需求爆发。铿腾电子 Cadence 帕拉丁 （Palladium）和 Protium 系统广泛应用于先进 AI、汽车、超大规模集成电 路、网络和移动芯片设计环节。目前针对行业最大的多亿门设计，公司最新 新一代的 Palladium Z3 和 Protium X3 系统设立了新的卓越标准，与上一 代系统相比，容量增加了 2 倍以上，性能提高了 1.5 倍，能够更快地完成 设计启动并缩短整体上市时间。

4.4. Chiplet 技术重构 IP 价值链，设计服务全流程管控铸就壁垒

IP 产品矩阵专注于超大规模计算、企业、数据中心、汽车以及人工智能和 机器学习各类应用。铿腾电子（Cadence）是半导体 IP 领域的领导者，专 注于超大规模计算、企业、数据中心、汽车以及人工智能和机器学习（AI/ML） 应用，覆盖行业领先的高速 SerDes、先进内存接口、Chiplet IP 和接口 IP。 其 GPGPU-AI 计算 IP 支持 INT4/8、BF16、FP16/32/64 等多种数据格式，并 原生集成 PyTorch 和 TensorFlow 框架适配能力，在自动驾驶实时决策场景 中实现每瓦算力效率提升 47%。 芯片互联技术重构 IP 市场价值链条。半导体行业通过 SoC 和 ASIC 集成 将更多功能集成到单一单片芯片中，但已无法满足日益增长的性能需求。面 对性能、面积限制和掩模限制，以及先进制程的生产成本飙升，芯片开发中 的 chiplet 方法再次引起关注。Cadence ® 芯片到芯片 (D2D) 连接解决方案 针对各种应用进行了优化。Cadence ® UltraLink™ Die-to-Die (D2D) PHY 使 SoC 供应商能够提供更定制化的解决方案，在提供更高性能和良率的同时， 通过更广泛的 IP 复用缩短开发周期并降低成本。目前该解决方案，已在多 个晶圆代工厂和不同的工艺节点中得到流片验证。

编辑：火腿肠